[发明专利]制作半导体元件的方法

说明书

本发明提供一种制作半导体元件的方法，包括下列步骤。首先提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有元件区以及切割道区。第一掩模图案于元件区内具有第一间隙，在切割道区内具有第二间隙。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。

技术领域

本发明涉及一种制作半导体元件的方法，特别是涉及一种提升对位标记辨识度的制作半导体元件的方法。

背景技术

在半导体制作工艺中，为准确地将图案投射于晶片上所要位置，晶片在曝光前必须先对准。为对准晶片，晶片上必须形成有对位标记(alignment mark)。一般对准对位标记是通过光学图像装置进行检测，因此对位标记的精确度与辨识度将影响对位的误差。通过自对准反转图案(self-aligned reverse pattern,SARP)技术所形成的对位标记图案为环状沟槽。随着与对位标记同时制作的元件沟槽越来越小，对位标记的沟槽宽度也会越来越小，因此造成对位标记的辨识度降低。

发明内容

本发明的目的之一在于提供一种制作半导体元件的方法，以提升对位标记的辨识度。

本发明的一实施例提供一种制作半导体元件的方法，包括下列步骤。首先，提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有一元件区以及一切割道区。第一掩模图案包括多条条状元件图案以及多条条状对位图案，其中各条状元件图案分别沿着第一方向设置于元件区中，条状元件图案沿着第二方向依序排列，各条状对位图案分别沿着第一方向设置于切割道区中，条状对位图案沿着第二方向依序排列，任两相邻的条状元件图案之间具有第一间隙，任两相邻的条状对位图案之间具有第二间隙，且第二间隙的宽度大于第一间隙的宽度。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行第一蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。接下来，以第一掩模图案与第二掩模图案为掩模图案化硬掩模层，以形成硬掩模图案。接着，以硬掩模图案为掩模蚀刻基底，以于基底中形成多个第一沟槽以及多个第二沟槽，其中各第二沟槽的深度大于各第一沟槽的深度。

在本发明的制作半导体元件的方法中，当完全移除周边区内的掩模材料层时，第二间隙与第三间隙中的掩模材料层会被移除，且于第一间隙中留下上表面低于第一掩模图案的第二掩模图案，由此经过后续的图案转移制作工艺可于切割道区内的半导体基底形成深度较第三沟槽深的第四沟槽，进而可增加对位标记结构与第四沟槽的图像对比度，以提升光学辨识度。

附图说明

图1到图9绘示了本发明一实施例制作半导体元件的方法的示意图。

主要元件符号说明

102 基底 104 硬掩模层

104a 条状元件掩模 104b 条状对位掩模

104c 周边掩模 104p 硬掩模图案

106 半导体基底 108 氧化物层

108p 氧化物图案 110 图案转移层

110p 转移图案 112 第一掩模图案

112a 条状元件图案 112b 条状对位图案