[发明专利]半导体装置的制造方法有效

专利信息
申请号: 201410453121.1 申请日: 2014-09-05
公开(公告)号: CN104716272B 公开(公告)日: 2018-07-06
发明(设计)人: 后藤善秋;井本孝志;渡部武志;高野勇佑;赤田裕亮;唐金祐次;冈山良徳;柳田明彦 申请(专利权)人: 东芝存储器株式会社
主分类号: H01L51/56 分类号: H01L51/56
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 张世俊
地址: 日本*** 国省代码: 日本;JP
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摘要: 发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中,准备如下部件:多个半导体封装体20,包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层;以及托盘21,包括多个被处理物收纳部22。在被处理物收纳部22内,形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。
搜索关键词: 被处理物 半导体封装体 收纳部 导电性屏蔽层 半导体装置 托盘 制造 半导体芯片 密封树脂层 金属材料 收纳 配线基板 凹陷部 形成性 溅镀 贯通 配置
【主权项】:
1.一种半导体装置的制造方法,其特征在于包括如下步骤:准备多个被处理物,所述多个被处理物包括配线基板、搭载在所述配线基板上的半导体芯片、以及以将所述半导体芯片密封的方式设置在所述配线基板上的密封树脂层;准备托盘,所述托盘包括多个被处理物收纳部、以及分别设置在所述多个被处理物收纳部内的于底部不包含贯通部分的凹陷部;以将在所述配线基板上搭载着所述半导体芯片的面设为上的情形时的所述密封树脂层的上表面及侧面与所述配线基板的侧面的至少一部分露出的方式,将所述被处理物分别配置在所述托盘的所述多个被处理物收纳部内;以及将收纳着所述多个被处理物的所述托盘载置在溅镀装置的平台上,且对所述多个被处理物溅镀金属材料,由此形成覆盖所述密封树脂层的上表面及侧面与所述配线基板的侧面的至少一部分的导电性屏蔽层;并且所述被处理物收纳部包含定位部件,所述定位部件具有将所述被处理物的侧面定位的2个第1楔形部、以及设置在所述2个第1楔形部间的凸部;所述2个第1楔形部的前端以对应于所述被处理物的侧面的外形形状,并且与所述被处理物的侧面相接来定位的方式设置,所述第1楔形部相对于配置所述被处理物的所述被处理物收纳部内的底面以35~50度的范围倾斜;所述凸部对应于所述被处理物的侧面的至少一边,设置在从所述第1楔形部的前端的位置后退的位置。
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