[发明专利]半导体装置的制造方法

说明书

本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。

[相关申请案]

本申请案享受将日本专利申请案2013-258705号(申请日：2013年12月13日)作为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法。

背景技术

对于用于通信设备等的半导体装置，为了抑制EMI(Electro MagneticInterference，电磁干扰)等电磁波干扰，而使用利用导电性屏蔽层覆盖封装体表面的构造。作为具有屏蔽功能的半导体装置，已知有如下构造，即：在具有将搭载在配线基板上的半导体芯片密封的密封树脂层的半导体封装体中，沿着密封树脂层的上表面及侧面设置着导电性屏蔽层。作为导电性屏蔽层的形成方法，可以使用镀敷法、溅镀法、导电膏的涂布法等。导电性屏蔽层的形成方法中的镀敷法具有预处理步骤、镀敷处理步骤、如水洗般的后处理步骤等湿式步骤，所以无法避免半导体装置的制造成本上升。另外，导电膏的涂布法也由于对密封树脂层的侧面的涂布步骤等，而半导体装置的制造成本容易上升。

溅镀法为干式步骤，所以可以减少导电性屏蔽层的形成步骤数或形成成本等。当将溅镀法应用于导电性屏蔽层的形成时，对在使半导体封装体单片化之前形成导电性屏蔽层进行研究。在这种情况下，首先，在将半导体芯片搭载在多孔(multi-cavity)的集合基板的各配线基板区域之后，将多个半导体芯片统一地进行树脂密封。接下来，将密封树脂层与集合基板的一部分切断而形成半切槽。半切槽是以配线基板区域的接地配线在侧面露出的方式形成。通过对具有半切槽的树脂密封体溅镀金属材料而形成导电性屏蔽层。在密封树脂层的侧面及配线基板区域的侧面的一部分，介隔半切槽而溅镀金属材料。

半切槽的宽度存在限制，所以当介隔半切槽溅镀金属材料时，邻接的半导体封装体成为阻碍，有无法利用导电性屏蔽层充分地覆盖密封树脂层或配线基板区域的侧面的担忧。如果利用足够厚度的导电性屏蔽层覆盖密封树脂层或配线基板区域的侧面，那么金属材料在不存在障碍物的密封树脂层的上表面堆积得厚，而导电性屏蔽层的形成成本增加。另外，厚度薄的集合基板的半切的切口深度难以控制，根据情况，有导致半导体封装体单片化的担忧。根据这种情况，寻求当应用溅镀法在封装体表面形成导电性屏蔽层时，更确实且低成本地形成导电性屏蔽层的技术。

发明内容

本发明要解决的问题在于提供一种当应用溅镀法在封装体表面形成导电性屏蔽层时，可以提高导电性屏蔽层的形成性的半导体装置的制造方法。

实施方式的半导体装置的制造方法包括如下步骤：准备多个被处理物，所述多个被处理物包括配线基板、搭载在配线基板上的半导体芯片、以及以将半导体芯片密封的方式设置在配线基板上的密封树脂层；准备托盘，所述托盘包括多个被处理物收纳部、以及分别设置在多个被处理物收纳部内的于底部不包含贯通部分的凹陷部；以将配线基板的侧面的至少一部分与密封树脂层露出的方式，将被处理物分别配置在托盘的被处理物收纳部内；以及将收纳着多个被处理物的托盘载置在溅镀装置的平台上，对多个被处理物溅镀金属材料，由此形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。

附图说明

图1是表示利用第1实施方式的制造方法所制造的半导体装置的俯视图。

图2是图1所示的半导体装置的剖视图。

图3是表示图1所示的半导体装置的形成导电性屏蔽层之前的状态的剖视图。