[发明专利]具有减小耦合的引线接合壁的半导体封装

摘要

本发明涉及具有减小耦合的引线接合壁的半导体封装。呈现了包括了引线接合壁(50)以减小耦合的封装(20)的系统及方法。所述封装包括衬底(74)、在所述衬底上的第一电路(22)。所述第一电路包括第一电气器件(100，102，104)、第二电气器件(100，102，104)以及互连了所述第一电气器件和所述第二电气器件的第一引线接合阵列(112)。所述封装包括在所述衬底上与所述第一电路相邻的第二电路(24)，所述第二电路包括互联了所述第三电气器件(106，108，110)和所述第四电气器件(106，108，110)的第二引线接合阵列(114)。所述封装包括了在所述第一电路和所述第二电路之间的所述衬底上的多个引线接合(122)的引线接合壁。所述引线接合壁被配置成在所述第一电路和第二电路中的至少一个的操作期间减小所述第一电路和所述第二电路之间的电磁耦合。

主权项

一种封装，包括：衬底；在所述衬底上的第一电路，所述第一电路包括第一电气器件、第二电气器件以及互连了所述第一电气器件和所述第二电气器件的第一引线接合阵列；在所述衬底上与所述第一电路相邻的第二电路，所述第二电路包括第三电气器件、第四电气器件以及互连了所述第三电气器件和所述第四电气器件的第二引线接合阵列；以及包括在所述第一电路和所述第二电路之间的所述衬底上的多个引线接合的引线接合壁，所述引线接合壁被配置成在所述第一电路和所述第二电路中的至少一个的操作期间减小所述第一电路和所述第二电路之间的电磁耦合。