[发明专利]闪存式存储器电路及其布局方法有效
| 申请号： | 201410082113.0 | 申请日： | 2014-03-07 |
| 公开（公告）号： | CN103794238B | 公开（公告）日： | 2017-01-04 |
| 发明（设计）人： | 龙爽;陈岚;陈巍巍;杨诗洋;陈丽 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/18 |
| 代理公司： | 北京集佳知识产权代理有限公司11227 | 代理人： | 王宝筠 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种闪存式存储器电路及其布局方法，该方法包括：设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；设置预先分隔为N个第二子电路的高压相关电路于读通道相关电路的下方；其中，N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度；采用本发明的电路及其布局方法可以解决由于闪存式存储器的容量或位宽改变，所导致的整个电路版图设计时间延长和芯片的开发周期增加的问题。 | ||
| 搜索关键词： | 闪存 存储器 电路 及其 布局 方法 | ||
【主权项】：
一种闪存式存储器电路布局方法，其特征在于，包括：设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；设置预先分隔为N个第二子电路的高压相关电路于所述读通道相关电路的下方；其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度；设置列译码电路于所述半包围型数据总线的上方；设置存储单元阵列于所述列译码电路的上方；设置行译码电路和源驱动电路于所述存储单元阵列的两侧；设置位线预充电电路于所述存储单元阵列的上方；设置逻辑控制电路于所述行译码电路的下方；设置接口电路和其它电路于靠近所述数据总线的位置；其中，所述其它电路为在闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。
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