[发明专利]闪存式存储器电路及其布局方法

说明书

技术领域

本发明涉及存储器技术领域，特别涉及一种闪存式存储器电路及其布局方法。

背景技术

在现有技术中，闪存式存储器一般由位线预充电电路、行译码电路、逻辑控制电路、存储单元阵列、源驱动电路、列译码电路、数据总线、读通道相关电路、高压相关电路、接口电路和其它电路组成（具体的，其它电路随闪存式存储器的类型不同，而不尽相同）；其中，当闪存式存储器的容量或位宽改变时，为了保证闪存式存储器的整体电路形状为矩形，就需改变读通道相关电路和高压相关电路的尺寸，这样将导致整个电路版图设计时间的延长，从而增加了芯片的开发周期。

发明内容

有鉴于此，本发明的目的在于提供一种闪存式存储器电路及其布局方法，以解决由于闪存式存储器的容量或位宽改变，所导致的整个电路版图设计时间延长和芯片的开发周期增加的问题。

为实现上述目的，本发明提供如下技术方案：

一种闪存式存储器电路布局方法，包括：

设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；

设置预先分隔为N个第二子电路的高压相关电路于所述读通道相关电路的下方；其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度。

优选的，所述方法还包括：

设置列译码电路于所述半包围型数据总线的上方；

设置存储单元阵列于所述列译码电路的上方；

设置行译码电路和源驱动电路于所述存储单元阵列的两侧；

设置位线预充电电路于所述存储单元阵列的上方；

设置逻辑控制电路于所述行译码电路的下方；

设置接口电路和其它电路于靠近所述数据总线的位置；其中，所述其它电路为在闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

优选的，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述高压相关电路下方、数据总线右方的位置；

设置所述其它电路于所述逻辑控制电路下方、数据总线左方的位置。

优选的，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述读通道相关电路右方、数据总线下方的位置；

设置所述其它电路于所述源驱动电路下方、数据总线右方的位置。

优选的，所述半包围型数据总线为Γ型数据总线或T型数据总线。

一种闪存式存储器电路，包括：被预先分隔为N个第一子电路的读通道相关电路和被预先分隔为N个第二子电路的高压相关电路；

所述读通道相关电路位于半包围型数据总线的下方；

所述高压相关电路位于所述读通道相关电路的下方；

其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度。

优选的，所述电路还包括：列译码电路、存储单元阵列、行译码电路、源驱动电路、位线预充电电路、逻辑控制电路、接口电路和其它电路；

所述列译码电路位于所述半包围型数据总线的上方；

所述存储单元阵列位于所述列译码电路的上方；

所述行译码电路和源驱动电路位于所述存储单元阵列的两侧；

所述位线预充电电路位于所述存储单元阵列的上方；

所述逻辑控制电路位于所述行译码电路的下方；

所述接口电路和其它电路位于靠近所述数据总线的位置；其中，所述其它电路为在所述闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

优选的，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：

所述接口电路位于所述高压相关电路下方、数据总线右方的位置；

所述其它电路位于所述逻辑控制电路下方、数据总线左方位置。

优选的，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：