[发明专利]半导体器件的测试图案及其制造方法无效
| 申请号： | 201210433366.9 | 申请日： | 2012-11-02 |
| 公开（公告）号： | CN103165583A | 公开（公告）日： | 2013-06-19 |
| 发明（设计）人： | 金昌吉 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544;H01L21/02 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人： | 石卓琼;郭放 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明是半导体器件的测试图案及其制造方法。其公开了一种半导体器件的测试图案，所述半导体器件的测试图案包括：多个有源区，所述多个有源区被限定在半导体衬底中且被布置成彼此平行；多个栅图案，所述多个栅图案被形成在所述多个有源区之上；多个栅接触，所述多个栅接触被形成在所述多个栅图案之上；第一结接触，所述第一结接触被形成在所述多个有源区之中的奇数编号的有源区的各个端部之上；第二结接触，所述第二结接触被形成在所述多个有源区之中的偶数编号的有源区的各个端部之上；以及接触焊盘，所述接触焊盘被配置成将所述第一结接触与所述多个栅接触耦接。 | ||
| 搜索关键词： | 半导体器件 测试 图案 及其 制造 方法 | ||
【主权项】：
一种半导体器件的测试图案，所述测试图案包括：多个有源区，所述多个有源区被限定在半导体衬底中且被布置成彼此平行；多个栅图案，所述多个栅图案被形成在所述多个有源区之上；多个栅接触，所述多个栅接触被形成在所述多个栅图案之上；第一结接触，所述第一结接触被形成在所述多个有源区之中的奇数编号的有源区的各个端部之上；第二结接触，所述第二结接触被形成在所述多个有源区之中的偶数编号的有源区的各个端部之上；以及接触焊盘，所述接触焊盘被配置成将所述第一结接触与所述多个栅接触耦接。
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