[发明专利]奇数分频无效
| 申请号： | 200580038866.0 | 申请日： | 2005-11-09 |
| 公开（公告）号： | CN101057404A | 公开（公告）日： | 2007-10-17 |
| 发明（设计）人： | 雷姆科·C.·H.·范德贝克;多米尼克斯·M.·W.·莱纳尔特斯 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | H03K23/48 | 分类号： | H03K23/48 |
| 代理公司： | 永新专利商标代理有限公司 | 代理人： | 王英 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 本发明涉及一种用于至少提供第一输出信号(O_Q)的方法和装置，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频获得的频率。基于时钟信号(CL1)将数字值移位到一组锁存器中并在其中将所述数字值保持预定数量的半时钟周期。将所述值移位到与前一锁存器相比延迟时钟信号的半个时钟周期的后一锁存器中。然后插入第一(Q1)和第二(Q6)中间信号以形成第一输出信号(O_Q)，通过存储在锁存器中的信息提供每一种所述中间信号。因此，可以提供边沿与时钟信号边沿偏移的输出信号，从而实现了比初始时钟信号所具有的分辨率更高的分辨率，特别是允许从标准奇数分频器获得正交输出。 | ||
| 搜索关键词： | 奇数 分频 | ||
【主权项】：
1、一种至少提供第一输出信号(O_Q)的方法，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频所获得的频率，所述方法包括如下步骤：基于所述时钟信号将数字值移位到一组锁存器(18、20、22、24、26、28；18、20、22、24；18、20、22、24、26、28、70、72)中，并且在每个锁存器中将所述值保持预定数量的半时钟周期，其中将所述值移位到与前一锁存器相比延迟所述时钟信号的半个时钟周期的后一锁存器中，(步骤38)，以及内插第一(Q1)和第二(Q6；Q4；Q8)中间信号以形成所述第一输出信号，通过存储在锁存器(18、28；18、24；18、72)中的信息提供每一种所述中间信号，(步骤46)。
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