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[发明专利]一种分频比为11的电路-CN201910858435.2有效
发明人：沈炎俊;吴汉明 -专利权人：芯创智（北京）微电子有限公司
申请日： 2019-09-11 - 公布日： 2023-07-14 - 主分类号： H03K23/48 文献下载
摘要：本发明提供一种分频比为11的电路，电路包括：第二模块和第三模块为分频比为3的电路；第一模块包括第一触发器、第二触发器、第一或非门和与门，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门的第一输入端，与门的输出连接第一或非门的第二输入端，第一或非门的输出连接第一触发器的数据输入端，与门的两个输入端连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。本发明提供的电路，能减少触发器的个数，并且采用异步逻辑而不存在时序的要求，还可以提高芯片流片的成功率。
一种分频 11 电路

[实用新型]小数分频器、芯片及电子设备-CN202123432765.7有效
发明人：严皓 -专利权人：南京金阵微电子技术有限公司
申请日： 2021-12-30 - 公布日： 2022-05-24 - 主分类号： H03K23/48 文献下载
摘要：本发明提供一种小数分频器、芯片及电子设备。所述小数分频器包括：奇数分频电路，用于根据输入时钟信号产生至少两个分频比为2×N+1的第一分频信号，各所述第一分频信号的周期相同且任意两个所述第一分频信号的相位差为其中n和N均为正整数；组合逻辑电路，用于对至少两个所述第一分频信号进行组合逻辑处理以生成分频比为N+0.5的第二分频信号。所述小数分频器能够产生分频比为N+0.5的分频信号。
小数分频器芯片电子设备

[发明专利]去毛刺时钟分频电路、方法及终端-CN202111436718.1在审
发明人：李林;叶崇光;师林涛;朱赛娟 -专利权人：上海集成电路研发中心有限公司;上海集成电路装备材料产业创新中心有限公司
申请日： 2021-11-29 - 公布日： 2022-02-25 - 主分类号： H03K23/48 文献下载
摘要：本发明提供了一种去毛刺时钟分频电路、方法及终端，包括第一触发模块，用于根据输入的分频系数对输入的参考时钟进行计数以输出第一计数数据；第二触发模块，用于根据分频系数和参考时钟生成中间时钟信号，并根据中间时钟信号对第一计数数据进行处理以输出第二计数数据；组合电路，与第二触发模块的输出端连接以对第二计数数据进行处理并输出中间输出信号；第三触发模块，用于根据中间时钟信号对中间输出信号输出第二电平异步复位信号；第四触发模块，第四触发模块的复位端与第三触发模块的输出端连接，根据第一计数数据和参考时钟生成分频时钟，本发明的分频电路不仅提高了电路工作时钟频率的上限，还提高了时钟的稳定性。
毛刺时钟分频电路方法终端

[发明专利]分数分频电路和射频终端-CN201710265613.1有效
发明人：黄福青;赖玠玮 -专利权人：展讯通信（上海）有限公司
申请日： 2017-04-21 - 公布日： 2021-12-14 - 主分类号： H03K23/48 文献下载
摘要：一种分数分频电路和射频终端，分数分频电路包括：N分频电路，以4×M个同频且相位依次间隔90°/M的输入时钟信号为输入信号实现N分频，得到4×M个分频时钟信号，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M‑1，分频时钟信号与输入时钟信号一一对应，4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，分别对4组分频时钟信号进行或运算，得到一组正交差分时钟信号，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。采用本发明方案可降低电路的成本、面积和功耗，优化电磁兼容性。
分数分频电路射频终端

[发明专利]一种用于DMX512解码的九进制计数电路-CN201711330867.3有效
发明人：罗小华 -专利权人：杭州昀芯光电科技有限公司
申请日： 2017-12-13 - 公布日： 2021-08-31 - 主分类号： H03K23/48 文献下载
摘要：本发明公开了一种用于DMX512解码的九进制计数电路，包括4位余数触发器，用于记录九进制计数电路的余数；1位进位触发器，用作九进制进位标志，并连接所述4位余数触发器的复位标志；4位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给4位余数触发器的触发端。本发明实现了由4位余数触发器、1位进位触发器和4位全加器电路构成的九进制电路，省掉了复杂的除法取余电路，减小了硬件消耗，降低成本。
一种用于 dmx512 解码九进制计数电路

[发明专利]一种新型计数器的构建方法-CN201810325689.3有效
发明人：杨千帆;杨舒;杨春容;张林燕;姚烨;黄丹;宋凌波 -专利权人：四川大学
申请日： 2018-04-12 - 公布日： 2020-06-09 - 主分类号： H03K23/48 文献下载
摘要：本发明提供了一种新型计数器的构建方法，包括以下步骤：以菁染料溶液为模板，钾离子为正向计数输入脉冲，18‑冠‑6为逆向计数输入脉冲，将菁染料在浓度为1‑100×10‑3mol/L，pH＝6.0‑9.0的Tris‑HCl缓冲溶液中的状态记为正向计数的起始状态，然后逐一加入等份的钾离子或18‑冠‑6，以等份的钾离子作为正向计数的脉冲信号，以等份的螯合剂18‑冠‑6作为逆向计数的脉冲信号，以每个脉冲信号诱导产生的菁染料聚集状态作为平行输出信号，构建计数器。该方法简单易行，灵敏度高，能实现多位计数的功能。
一种新型计数器构建方法

[发明专利]一种时钟分频电路及其分频方法-CN201710122850.2在审
发明人：张章;张召旭;乔瑛;侯书珺;丁义民 -专利权人：北京同方微电子有限公司
申请日： 2017-03-03 - 公布日： 2018-09-14 - 主分类号： H03K23/48 文献下载
摘要：本发明公开了一种时钟分频电路及其分频方法。该时钟分频电路包括计数器、第一锁存器、第二锁存器、反相器、同步器和与门，其中，计数器的输出端连接第一锁存器的输入端，第一锁存器的输出端连接与门的输入端，计数器的输出端连接同步器的输入端，同步器输出端连接第二锁存器的输入端，第二锁存器的输出端连接与门的输入端，反相器的输出端连接第二锁存器的输入端，外部输入信号作为时钟源时钟输入计数器、第一锁存器和反相器；本发明由于采用了三分之二时钟分频电路和分频方法，能够更好地实现芯片功耗与性能相平衡，能够实现精确的三分之二分频定时，使得芯片系统能够实现更多频率选择。
锁存器输入端输出端连接计数器时钟分频电路反相器分频与门同步器外部输入信号同步器输出时钟输入芯片功耗芯片系统多频率二分频时钟源平衡

[实用新型]一种计数器的信号变换及驱动模块-CN201420071750.3有效
发明人：王卫东;赵建;翁起蛰;倪立强;马青春;孙建业;刘金玲 -专利权人：天津市太阳精仪科技有限公司
申请日： 2014-02-19 - 公布日： 2014-07-16 - 主分类号： H03K23/48 文献下载
摘要：一种计数器的信号变换及驱动模块。其包括信号变换电路和信号驱动模块，其中：信号变换电路的信号输入端与信号源相连接，信号变换电路的输出端与信号驱动模块相连接。本实用新型提供的计数器的信号变换及驱动模块，采用了一种新型的方波脉冲信号变换及驱动模块，可在输入的方波脉冲信号的上升沿使电机转子转动180°，在输入的方波脉冲信号的下降沿，又使电机转子转动180°。也就是说对应一个输入脉冲，转子转动360°，这样就保证了步进电机作为计数器的驱动装置时，不会发生第一步丢失的现象。
一种计数器信号变换驱动模块

[发明专利]一种计数器的信号变换及驱动模块-CN201410054780.8无效
发明人：王卫东;赵建;翁起蛰;倪立强;马青春;孙建业;刘金玲 -专利权人：天津市太阳精仪科技有限公司
申请日： 2014-02-19 - 公布日： 2014-05-14 - 主分类号： H03K23/48 文献下载
摘要：一种计数器的信号变换及驱动模块。其包括信号变换电路和信号驱动模块，其中：信号变换电路的信号输入端与信号源相连接，信号变换电路的输出端与信号驱动模块相连接。本发明提供的计数器的信号变换及驱动模块，采用了一种新型的方波脉冲信号变换及驱动模块，可在输入的方波脉冲信号的上升沿使电机转子转动180°，在输入的方波脉冲信号的下降沿，又使电机转子转动180°。也就是说对应一个输入脉冲，转子转动360°，这样就保证了步进电机作为计数器的驱动装置时，不会发生第一步丢失的现象。
一种计数器信号变换驱动模块

[发明专利]一种压力扰动信号周期测量方法-CN201210475905.5无效
发明人：杨向萍 -专利权人：昆山北极光电子科技有限公司
申请日： 2012-11-21 - 公布日： 2013-02-13 - 主分类号： H03K23/48 文献下载
摘要：本发明公开了一种压力扰动信号周期测量方法，包括运算放大器A1、电阻R1、电阻R2、参考电压Vref、输入信号Vin、脉冲计数器和系统时钟CLK。本发明用于实现压力扰动信号周期测量方法，具有线路简单可靠，测量精度高的特点。
一种压力扰动信号周期测量方法

[发明专利]奇数分频-CN200580038866.0无效
发明人：雷姆科·C.·H.·范德贝克;多米尼克斯·M.·W.·莱纳尔特斯 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2005-11-09 - 公布日： 2007-10-17 - 主分类号： H03K23/48 文献下载
摘要：本发明涉及一种用于至少提供第一输出信号(O_Q)的方法和装置，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频获得的频率。基于时钟信号(CL1)将数字值移位到一组锁存器中并在其中将所述数字值保持预定数量的半时钟周期。将所述值移位到与前一锁存器相比延迟时钟信号的半个时钟周期的后一锁存器中。然后插入第一(Q1)和第二(Q6)中间信号以形成第一输出信号(O_Q)，通过存储在锁存器中的信息提供每一种所述中间信号。因此，可以提供边沿与时钟信号边沿偏移的输出信号，从而实现了比初始时钟信号所具有的分辨率更高的分辨率，特别是允许从标准奇数分频器获得正交输出。
奇数分频

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