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[发明专利]一种可抑制寄生器件的半导体器件-CN202110472540.X有效
发明人： 艾瑞克·布劳恩;张志其;柳志亨 -专利权人：成都芯源系统有限公司
申请日： 2021-04-29 - 公布日： 2023-06-13 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种半导体器件，所述半导体器件包括第一P型区域、包围第一P型区域的N型区域、包围N型区域的第二P型区域。所述第一P型区域耦接至第一电压，所述N型区域耦接至第二电压，并且所述N型区域具有肖特基接触区，所述肖特基接触区通过金属接触耦接至第二电压。利用本发明所揭示的半导体器件，可以有效抑制所述半导体器件在部分工作条件下的产生的不必要的空穴注入，防止空穴注入引起的复合电流激活所述半导体器件的寄生PNP晶体管。
一种可抑制寄生器件半导体器件

[发明专利]提供静电放电保护的MOSFET及其制造方法-CN202210511001.7在审
发明人： 艾瑞克·布劳恩;乔伊·迈克格雷格 -专利权人：成都芯源系统有限公司
申请日： 2022-05-11 - 公布日： 2022-10-28 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种提供静电放电保护的MOSFET及其制造方法。一种制造在半导体衬底上的金属氧化物半导体场效应晶体管，包括：形成在半导体衬底上方的栅极氧化区、形成在栅极氧化区之上的栅极多晶硅区、形成在半导体衬底中且位于栅极多晶硅区第一侧的具有第一掺杂类型的源极区、以及形成在半导体衬底中且位于栅极多晶硅区第二侧的具有第一掺杂类型的漏极区。栅极多晶硅区包括具有第一掺杂类型的第一子区、具有第一掺杂类型的第二子区以及具有第二掺杂类型的第三子区，其中第一子区与源极区横向地相邻，第二子区与漏极区横向地相邻，且第三子区横向地形成在第一子区和第二子区之间。
提供静电放电保护 mosfet 及其制造方法

[发明专利]一种LDMOS器件的制造方法-CN201710716395.9有效
发明人：柳志亨;乔伊·迈克格雷格;艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2017-08-18 - 公布日： 2020-10-30 - 主分类号： H01L21/265 文献下载
摘要：本发明提出了一种制造半导体器件的方法，包括：在半导体衬底内的具有第一掺杂类型的阱区上形成阻隔层，所述阻隔层具有用于定义位于阱区上层部分的第一区域的窗口，且具有位于窗口两边的侧壁；通过阻隔层的窗口向阱区内注入具有第二掺杂类型的杂质，形成第一区域；采用大角度倾斜的杂质注入，向第一区域内注入具有第一掺杂类型的杂质，形成用于第一晶体管的第二区域，及用于第二晶体管的第三区域；以及形成位于第二区域和第三区域之间的、用于第一晶体管与第二晶体管的第四区域。
一种 ldmos 器件制造方法

[发明专利]一种横向双扩散金属氧化物半导体(LDMOS)器件及其制造方法-CN201710888508.3有效
发明人： 艾瑞克·布劳恩;乔伊·迈克格雷格;郑志星;吉杨永 -专利权人：成都芯源系统有限公司
申请日： 2017-09-27 - 公布日： 2020-05-22 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种横向双扩散金属氧化物半导体(LDMOS)器件及其制造方法。所述横向双扩散金属氧化物半导体(LDMOS)器件在发生雪崩击穿时的最大场强位于器件表面下方的体区‑漂移区PN结处。所述横向双扩散金属氧化物半导体(LDMOS)器件包括P型体区和N型漂移区，其中P型体区由一系列的P型离子注入形成，N型漂移区由一系列的N型离子注入形成，在器件制造过程中，合理地调整P型体区和N型漂移区的离子注入浓度和深度可以实现器件的体区‑漂移区PN结处的最高浓度梯度位于器件表面下方，从而抑制热空穴在器件漏极‑门极之间的氧化层区域附近的注入和俘获，避免器件在发生击穿后的其它特性的改变。
一种横向扩散金属氧化物半导体 ldmos 器件及其制造方法

[发明专利]LDMOS器件及其制造方法-CN201911069541.9在审
发明人： 艾瑞克·布劳恩;乔伊·迈克格雷格;郑志星 -专利权人：成都芯源系统有限公司
申请日： 2019-11-04 - 公布日： 2020-04-24 - 主分类号： H01L29/417 文献下载
摘要：公开了一种LDMOS器件及其制造方法。该LDMOS器件具有多个漏极接触结构，每个漏极接触结构具有漏极接触、第一漏极接触金属层和通孔。漏极接触位于漏区上；第一漏极接触金属层位于漏极接触上；通孔位于第一漏极接触金属层上。该LDMOS器件还具有第二漏极接触金属层，其与每个漏极接触结构的通孔相电耦接。第一漏极接触金属层和漏极接触的尺寸减小，使得第一漏极接触金属层和漏极接触与场板接触和场板接触金属层之间的边缘场减小，从而，相应的寄生电容也得到减小。当LDMOS器件用作开关器件时，寄生电容的减小有助于降低开关操作中的功率损耗并提高开关效率。
ldmos 器件及其制造方法

[发明专利]半导体器件及其制造方法-CN201710211272.X有效
发明人：王怀峰;艾瑞克·布劳恩;汪玲 -专利权人：成都芯源系统有限公司
申请日： 2017-03-31 - 公布日： 2020-04-21 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种半导体器件及其制作方法。该半导体器件集成了吸收电路用于吸收半导体器件切换时的尖峰电压。该吸收电路包括多个伪沟槽栅结构。伪沟槽栅包括从半导体器件的顶面垂直向下延伸进入半导体初始层的沟槽，沟槽中淀积导电材料，在沟槽的底面和侧面生长沟槽电介质层用于将导电材料和半导体初始层隔开。该伪沟槽栅结构可以灵活设置吸收电路的电阻、电容值，提高半导体器件吸收尖峰电压的能力。
半导体器件及其制造方法

[发明专利]LDMOS器件及其制造方法-CN201910830811.7在审
发明人： 艾瑞克·布劳恩;乔伊·迈克格雷格;郑志星 -专利权人：成都芯源系统有限公司
申请日： 2019-09-03 - 公布日： 2020-01-21 - 主分类号： H01L29/40 文献下载
摘要：公开了一种LDMOS器件及其制造方法。LDMOS器件包括位于衬底中的源区和漏区以及位于衬底上的栅极，该栅极横向位于源区和漏区之间。LDMOS器件还包括位于衬底上的栅极和漏区之间区域的场板和位于场板上的场板接触。场板接触包括上表面，上表面在纵向上包括第一部分和第二部分。场板接触的上表面还电气接触场板接触金属层，该场板接触金属层覆盖场板接触的第一部分而不覆盖场板接触的第二部分。这样，减小了场板接触金属层的面积，从而便减小了场板接触金属层和漏极金属层之间边缘场，进而减小了两者之间的寄生电容。这样，峰值电场得到有效降低，或者说，LDMOS器件的击穿电压被有效提高。
场板上表面衬底减小漏区接触金属层板接触金属层源区漏极金属层电气接触峰值电场击穿电压寄生电容栅极横向边缘场覆盖制造

[发明专利]可集成于寄存器的多次可编程非易失性差分存储单元-CN201610207913.X有效
发明人：陈达;艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2016-04-05 - 公布日： 2019-10-25 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种多次可编程(MTP)存储单元、用MTP存储单元实现D触发器功能的电路、以及用MTP存储单元实现寄存器功能的电路，该MTP存储单元包括MTP基本差分单元和二阶锁存单元，其中MTP基本差分单元提供第一平衡信号和第二平衡信号，二阶锁存单元在第一锁存控制信号和第二锁存控制信号的控制下，根据第一平衡信号和第二平衡信号提供输出信号。本发明公开的MTP存储单元可以同时兼容D触发器的时序和寄存器的时序，同时该MTP存储单元稳定、结构简单、且面积较小。
集成寄存器多次可编程非易失性差分存储单元

[发明专利]LDMOS器件及相关半导体集成电路的制造方法-CN201610859002.5有效
发明人：乔伊·迈克格雷格;郑志星;吉扬永;艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2016-09-28 - 公布日： 2019-06-18 - 主分类号： H01L21/336 文献下载
摘要：公开了LDMOS及相关半导体集成电路的制作方法。其中LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。
ldmos 器件相关半导体集成电路制造方法

[发明专利]ESD保护电路-CN201611159401.7有效
发明人： 艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2016-12-15 - 公布日： 2019-01-15 - 主分类号： H02H9/04 文献下载
摘要：公开了一种用于保护被保护电路免遭ESD损坏的ESD保护电路。被保护电路耦接于第一节点和第二节点之间。ESD保护电路具有放电电路和控制电路。放电电路选择性地为第一节点和第二节点之间提供电流通路以释放电流。在ESD事件时，控制电路控制放电电路导通电流通路；在被保护电路正常工作时，控制电路控制放电电路关断电流通路。这样，ESD保护电路一方面能够保护被保护电路免于遭受ESD损坏；另一方面，当被保护电路处于正常工作情形时，由于电流无法流过放电电路，可以防止ESD保护电路被误触发。
esd 保护电路

[发明专利]一次性可编程存储单元及电路-CN201510388265.8有效
发明人： 艾瑞克·布劳恩;陈达 -专利权人：成都芯源系统有限公司
申请日： 2015-06-30 - 公布日： 2018-10-30 - 主分类号： G11C17/18 文献下载
摘要：本发明公开了一种一次性可编程(OTP)存储单元以及OTP存储电路，该OTP存储单元包括存储模块、写模块、读模块以及负载模块。当写模块有效时，数据被写入存储模块；当读模块有效时，存储在存储模块中的数据被读出；负载模块使该OTP存储单元在写操作之前事先进行负载数据预写验证。该OTP存储单元还包括第一锁存模块和第二锁存模块用于锁存数据。本发明公开的OTP存储单元和电路具有自锁存的功能不需要额外的外部锁存模块，同时该OTP存储单元和电路稳定、面积较小且功耗低。
一次性可编程存储单元电路

[发明专利]一种减少系统环路寄生电感的半导体器件-CN201610041777.1有效
发明人：王怀峰;艾瑞克·布劳恩;蒋航;法兰西斯·余 -专利权人：成都芯源系统有限公司
申请日： 2016-01-22 - 公布日： 2018-06-22 - 主分类号： H01L27/02 文献下载
摘要：本发明通过调整硅片上功率管的金属层布局及其与输入电容的相对位置，提供了一种减小开关电压转换电路系统的谐振回路的寄生电感的方法。本发明提供的半导体硅片、半导体器件及硬件电路，可有效改善开关电压转换电路的高频电磁干扰、开关端电压过冲等问题。
半导体器件寄生电感开关电压高频电磁干扰转换电路系统半导体硅片金属层布局开关端电压减少系统输入电容谐振回路硬件电路转换电路功率管硅片减小

[发明专利]同步开关变换器及用于同步开关变换器的集成半导体开关器件-CN201610119048.3有效
发明人：王怀峰;艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2016-03-03 - 公布日： 2018-06-22 - 主分类号： H01L25/07 文献下载
摘要：本发明提出了一种用于同步开关变换器的集成半导体开关器件及一种同步开关变换器。集成半导体开关器件包括第一半导体单元和与第一半导体单元并联连接的第二半导体单元，其中第一半导体单元包括具有体二极管的MOS元件，第二半导体单元包括二极管或金属氧化物场效应晶体管，第二半导体单元根据电流的分布而不均匀地分布于第一半导体单元中。与现有技术相比，本发明的集成半导体开关器件在整体上的损耗更小，效率更高。
半导体单元集成半导体开关器件同步开关变换器金属氧化物场效应晶体管二极管并联连接体二极管不均匀

[发明专利]一种半导体器件及用于制作高雪崩能量LDMOS器件的方法-CN201410285973.4有效
发明人：乔伊·迈克格雷格;郑志星;艾瑞克·布劳恩;吉扬永 -专利权人：成都芯源系统有限公司
申请日： 2014-06-24 - 公布日： 2017-05-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件、LDMOS器件及用于制作高雪崩能量LDMOS器件的方法。该半导体器件包括栅极区、N型漏极区、P型体区和N型源极区，其中体区包括第一体区、第二体区和体接触区，其中第一体区掺杂硼原子，第二体区掺杂硼原子和铟原子，第二体区位于源极区下方并与源极区相邻。该半导体器件、LDMOS器件及用于制作高雪崩能量LDMOS器件的方法具有较低的电阻、较高的雪崩能量和稳定的阈值电压等优点。
一种半导体器件用于制作雪崩能量 ldmos 器件方法

[发明专利]ESD保护电路及其半导体器件-CN201611215680.4在审
发明人： 艾瑞克·布劳恩 -专利权人：成都芯源系统有限公司
申请日： 2016-12-26 - 公布日： 2017-05-10 - 主分类号： H01L23/60 文献下载
摘要：公开了一种保护集成电路免受ESD损坏的ESD保护电路，ESD保护电路具有放电晶体管和体区夺取电路。放电晶体管电耦接于第一节点和第二节点之间。放电晶体管的栅极和体区电耦接在一起。体区夺取电路接收第一节点处的电压和第二节点处的电压，并输出第一节点处电压和第二节点处电压中电压值较小的那个。体区夺取电路输出的电压被提供至放电晶体管的体区。这样，ESD保护电路不仅能够对集成电路提供ESD保护，还能避免噪音被带入集成电路中。
esd 保护电路及其半导体器件

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