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- [发明专利]半导体装置-CN201811123099.9有效
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北村睦美;白川彻
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富士电机株式会社
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2018-09-26
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2023-10-03
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H01L27/06
- 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。
- 半导体装置
- [发明专利]半导体装置-CN201980011408.X有效
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尾崎大辅;兼武昭德;白川彻;樱井洋辅
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富士电机株式会社
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2019-07-01
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2023-08-18
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H01L29/739
- 提供一种半导体装置，其具备设置有晶体管部的半导体基板，晶体管部中的半导体基板具备：第一导电型的漂移区、设置于漂移区与半导体基板的上表面之间且掺杂浓度高于漂移区的第一导电型的积累区、设置于半导体基板的下表面与漂移区之间的第二导电型的集电区、以及从半导体基板的上表面起设置到比积累区深的位置并在半导体基板的上表面沿预先设定的延伸方向延伸而设置且沿与延伸方向正交的排列方向排列的多个栅极沟槽部和多个虚设沟槽部，晶体管部具有包括栅极沟槽部的第一区域和在排列方向上的单位长度内配置的虚设沟槽部的数量比第一区域多的第二区域。
- 半导体装置
- [发明专利]半导体装置-CN202180016753.X在审
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白川彻;阿形泰典;三枝直树
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富士电机株式会社
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2021-04-08
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2022-10-04
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H01L29/78
- 本发明提供一种半导体装置，包括：焊盘部，其设置于半导体基板的上表面的上方，并且与发射电极分离；导线布线部，其与焊盘部的上表面的连接区域连接；布线层，其设置在半导体基板和焊盘部之间，且包括与连接区域重叠的区域；层间绝缘膜，其设置在布线层和焊盘部之间，且在连接区域的下方具有贯通孔；钨部，其设置在贯通孔的内部，且将布线层和焊盘部电连接，所述钨部包含钨；以及阻挡金属层，其设置为在连接区域的下方覆盖层间绝缘膜的上表面，且所述阻挡金属层包含钛。
- 半导体装置
- [发明专利]半导体装置-CN202180007761.8在审
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阿形泰典;白川彻
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富士电机株式会社
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2021-07-13
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2022-08-12
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H01L29/78
- 提供一种半导体装置，其包括：第一导电型的漂移区，设置于半导体基板；第一导电型的场截止区，设置于漂移区的下方，具有一个或多个峰；以及第二导电型的集电极区，设置于场截止区的下方，在将集电极区的积分浓度设为x[cm‑2]，将一个或多个峰中的从半导体基板的背面起算最浅的第一峰的深度设为y1[μm]，并设线A1：y1＝(‑7.4699E‑01)ln(x)+(2.7810E+01)、线B1：y1＝(‑4.7772E‑01)ln(x)+(1.7960E+01)的情况下，第一峰的深度和积分浓度处于线A1与线B1之间的范围。
- 半导体装置
- [发明专利]半导体装置-CN201880005361.1有效
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白川彻
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富士电机株式会社
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2018-06-06
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2022-04-29
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H01L29/739
- 在半导体芯片(10)的有源区(11)设置有配置IGBT的IGBT区域(1)、以及配置与该IGBT反向并联地连接的FWD的FWD区域(2)。FWD区域(2)在有源区(11)相互分离地配置有多个。IGBT区域(1)是被夹在多个FWD区域(2)之间的连续的区域。在IGBT区域(1)和FWD区域(2)，分别将第一栅极沟槽、第二栅极沟槽(31、32)配置为与半导体芯片(10)的正面平行且沿同一第一方向(X)延伸的条状的布局。FWD区域(2)的FWD的第二栅极沟槽(32)与IGBT区域(1)的IGBT的第一栅极沟槽(31)分离地配置。通过具备该构造，能够防止元件特性变差，能够提高半导体芯片(10)的散热性，并且能够提高设计自由度。
- 半导体装置
- [发明专利]半导体装置-CN201710749648.2有效
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白川彻;田中裕之
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富士电机株式会社
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2017-08-28
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2022-04-15
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H01L29/739
- 本发明公开了一种半导体装置。RC‑IGBT与具有IGBT部但不具有FWD部的半导体芯片相比，设置FWD部的部分使得半导体芯片的芯片面积变大。寻求缩小RC‑IGBT的半导体芯片的芯片面积。本发明的半导体装置具备：晶体管部，具有多个晶体管；续流二极管部，在俯视晶体管部的情况下，续流二极管部至少与晶体管部的一边对置，且设置于晶体管部的外侧；以及栅流道部和栅衬垫部，在俯视晶体管部的情况下，栅流道部和栅衬垫部与晶体管部接触地设置，并且不包围晶体管部的整个外侧。
- 半导体装置
- [发明专利]半导体装置-CN202110575884.3在审
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白川彻;阿形泰典;三塚要
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富士电机株式会社
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2021-05-26
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2022-01-11
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H01L29/06
- 提供一种半导体装置，其适当地调整有源区中的耐压。所述半导体装置具备有源区和边缘区域，并且具备：第1导电型的漂移区，其设置于半导体基板；第2导电型的基区，其设置于漂移区的上方；第2导电型的第1集电区，其在有源区中设置于漂移区的下方；以及第2导电型的第2集电区，其在边缘区域中设置于漂移区的下方，第1集电区的掺杂浓度大于第2集电区的掺杂浓度，在俯视时，第1集电区的面积与第2集电区的面积相同或大于第2集电区的面积。
- 半导体装置
- [发明专利]半导体装置-CN201611060444.X有效
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白川彻;内藤达也;菅井勇
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富士电机株式会社
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2016-11-25
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2021-08-31
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H01L27/02
- 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。
- 半导体装置
- [发明专利]半导体装置-CN202010572103.0在审
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横山浩大;安喰彻;三塚要;白川彻
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富士电机株式会社
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2020-06-22
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2021-02-09
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H01L29/06
- 本发明提供半导体装置。抑制半导体装置的因温度变化引起的特性变化。所述半导体装置具备：半导体基板，其设置有第1导电型的漂移区；晶体管部，其具有与半导体基板的下表面接触的第2导电型的集电区；二极管部，其具有与半导体基板的下表面接触的第1导电型的阴极区，且沿着在半导体基板的上表面的排列方向与晶体管部交替地配置，晶体管部中的、从靠近半导体基板在排列方向上的中央的晶体管部起依次选择的2个以上的晶体管部在排列方向上的宽度比其他任一晶体管部在排列方向上的宽度大。
- 半导体装置
- [发明专利]半导体装置-CN201980034476.8在审
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白川彻
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富士电机株式会社
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2019-11-01
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2021-01-08
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H01L21/822
- 有源区(1)具有分别配置有主IGBT(20)和感测IGBT(30)的第一单元区(2)、第二单元区(3)。第二单元区(3)具有配置有感测IGBT(30)的检测区域(4)和包围检测区域(4)的周围的提取区域(5)。在提取区域(5)中的半导体基板(7)上配置有与包含多晶硅的感测IGBT(30)连结的电阻部(17)。与感测IGBT(30)连结的电阻部(17)具有与感测IGBT(30)的栅电极连接的第一部分(17a)、以及将第一部分(17a)连结于栅极流道(15)的第二部分(17b)，并且构成第二部分(17b)的电阻值为10Ω以上且5000Ω以下的内置电阻。由此，能够改善包含感测IGBT(30)的电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系。
- 半导体装置
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