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[发明专利]半导体产品和用于生产半导体产品的方法-CN202310222254.7在审
发明人：马西莫·卡塔尔多·马齐洛;森克·哈贝尼希特;约安齐姆·斯坦奇;沃尔夫冈·施尼特;耶稣·罗伯托·乌雷斯蒂·伊巴涅斯 -专利权人：安世有限公司
申请日： 2023-03-09 - 公布日： 2023-09-12 - 主分类号： H01L29/872 文献下载
摘要：一种半导体产品，其包括：掺杂有第一导电类型的基部区；掺杂有第二导电类型的多个条状区，其设置在基部区的上表面上，其中第二导电类型不同于第一导电类型；掺杂有第二导电类型的多个单元区，其设置在基部区的上表面上；以及金属层，其布置在基部区的上表面上，使得金属层与基部区限定肖特基势垒，并且金属层覆盖多个条状区和多个单元区，其中，多个单元区中的大多数单元区中的每个单元区接触多个条状区中的至少一个相邻的条状区，并且其中，条状区和单元区延伸到基部区中至不同的深度。
半导体产品用于生产方法

[发明专利]芯片级封装件-CN202310041217.6在审
发明人：雷格纳斯·赫尔曼努斯·波尔玛;哈特穆特·宾宁;斯特凡·伯格伦德;汉斯-于尔根·芬克;约翰内斯·乔西斯科·伊珀斯;琼普·斯托克曼斯;沃尔夫冈·施尼特 -专利权人：安世有限公司
申请日： 2023-01-12 - 公布日： 2023-07-18 - 主分类号： H01L21/56 文献下载
摘要：本公开的各方面涉及诸如芯片级封装件的半导体装置。本公开的各方面还涉及一种用于制造这种装置的方法。根据本公开的一方面，提供了一种半导体装置，该半导体装置包括布置在其侧壁上和半导体装置的半导体裸片的周边部分上的共形涂层。为了防止共形涂层覆盖诸如电端子的不需要的区域，在布置共形涂层之前布置牺牲层。通过去除牺牲层，可以局部地去除共形涂层。共形涂层覆盖半导体装置所包括的半导体裸片的周边部分，在该周边部分中提供了锯切线或切割道的剩余部分。
芯片级封装

[发明专利]半导体装置和制造半导体装置的方法-CN202211708418.9在审
发明人：约阿希姆·乌茨格;斯特芬·霍兰;沃尔夫冈·施尼特;汉斯-马丁·里特 -专利权人：安世有限公司
申请日： 2022-12-29 - 公布日： 2023-07-04 - 主分类号： H01L27/02 文献下载
摘要：本公开涉及一种包括具有高钳位电压的装置(HVC装置)和OTS装置的半导体装置。该半导体装置提供了非常有利的ESD保护。半导体装置可以以两种方式实现：OTS装置和具有高钳位电压的装置可以被实现为组合在一个半导体封装件中的分立的、独立的装置，或者OTS装置可以通过集成而被集成到具有高钳位电压的装置的互连层中。
半导体装置制造方法

[发明专利]半导体器件和制造方法-CN201811281480.8有效
发明人：斯特芬·霍兰;Z·潘;约亨·韦南茨;汉斯-马丁·里特;托比亚斯·斯普罗杰斯;托马斯·伊格尔-霍尔特岑多夫;沃尔夫冈·施尼特;约阿希姆·乌茨格 -专利权人：安世有限公司
申请日： 2018-10-23 - 公布日： 2023-05-12 - 主分类号： H01L29/06 文献下载
摘要：一种半导体器件和制造半导体器件的方法。该半导体器件包括半导体衬底和位于衬底上的半导体层；至少一个浅沟槽和至少一个深沟槽。至少一个浅沟槽和至少一个深沟槽中的每个从半导体层的第一主表面延伸。沟槽的侧壁区域和基底区域包括掺杂沟槽区，并且沟槽至少部分地填充有与掺杂区域接触的导电材料。浅沟槽终止于半导体层中，并且深沟槽终止于半导体衬底中。
半导体器件制造方法

[发明专利]芯片级封装-CN201810116989.0在审
发明人： 沃尔夫冈·施尼特;托比亚斯·斯普罗杰斯 -专利权人：安世有限公司
申请日： 2018-02-06 - 公布日： 2018-08-24 - 主分类号： H01L23/31 文献下载
摘要：本公开涉及半导体芯片级封装及形成半导体芯片级封装的方法或者形成该芯片级封装的阵列的方法。该半导体芯片级封装包括：半导体裸片，其包括：与第二主表面相对的第一主表面，和在所述第一主表面和所述第二主表面之间延伸的多个侧壁；布置在所述半导体裸片的所述第二主表面上的多个电触点；以及布置在所述多个侧壁上和所述第一主表面上的无机绝缘材料。所述芯片级封装不会发生不希望的电流路径或电流泄漏，从而能够正常运行。
主表面半导体芯片芯片级封装封装半导体裸片侧壁无机绝缘材料电流路径电流泄漏电触点延伸

[发明专利]晶片级‑芯片规模封装器件的钝化-CN201310160585.9有效
发明人：奥拉夫·普芬尼希斯多夫;沃尔夫冈·施尼特 -专利权人：安世有限公司
申请日： 2013-05-03 - 公布日： 2018-02-16 - 主分类号： H01L21/56 文献下载
摘要：本公开的方案涉及一种有效的晶片级芯片规模封装以及用于生产封装的方法。多种方案涉及针对湿气、污染、机械损伤和电流泄漏进行保护，同时保持塑料封装的隔离和可制造性以及有效管芯尺寸与封装尺寸之比。
晶片芯片规模封装器件钝化

[发明专利]具有受保护侧壁的半导体器件-CN201710461354.X在审
发明人：汉斯-于尔根·芬克;托比亚斯·斯普罗杰斯;罗尔夫·布伦纳;吕迪格·韦伯;沃尔夫冈·施尼特;弗兰克·布尔迈斯特 -专利权人：安世有限公司
申请日： 2017-06-15 - 公布日： 2017-12-29 - 主分类号： H01L23/31 文献下载
摘要：公开了半导体器件以及保护多个半导体器件的侧壁的方法。所述方法包括步骤在半导体晶圆上制造多个半导体器件；蚀刻以在所述半导体晶圆的背面上形成沟槽格网。所述沟槽格网划定多个半导体器件中的每一个的物理边界。所述方法还包括在背面上沉积保护层，蚀刻以从水平表面去除保护层，并且从半导体晶圆中分离出多个半导体器件中的每一个。
具有保护侧壁半导体器件

[发明专利]ESD保护-CN201310647833.2有效
发明人：克劳斯·莱曼;汉斯-马丁·里特;沃尔夫冈·施尼特;安可·赫琳哈 -专利权人：安世有限公司
申请日： 2013-12-04 - 公布日： 2017-09-22 - 主分类号： H02H9/04 文献下载
摘要：ESD保护电路包括在返回线(例如，地)和要保护的信号线之间的至少两个保护组件的串联连接，所述串联连接包括连接到信号线的第一保护组件和连接到地线的第二保护组件。它们以相反极性连接，使得当一个保护组件正向导通时另一个保护组件处于反向击穿模式。偏置电压源通过偏置阻抗连接到两个保护组件之间的连接点。使用偏置电压能够降低由ESD保护电路所导致的信号失真。
esd 保护

[发明专利]半导体装置-CN201610124596.5有效
发明人：杨顺迪;波姆皮奥·V·乌马里;汉斯-尤尔根·丰克;梁志豪;沃尔夫冈·施尼特;潘之昊 -专利权人：恩智浦有限公司
申请日： 2016-03-04 - 公布日： 2016-09-14 - 主分类号： H01L23/367 文献下载
摘要：本发明公开了一种半导体装置和一种制造半导体装置的方法。所述装置包括导电散热器，所述导电散热器具有第一表面。所述装置还包括半导体衬底。所述装置进一步包括位于所述衬底的第一表面上的第一接触。所述装置还包括位于所述衬底的第二表面上的第二接触。所述衬底的所述第一表面安装在所述散热器的所述第一表面上，用于经由所述第一接触在所述散热器与所述衬底之间的电传导和热传导。所述衬底的所述第二表面能安装在载体的表面上。
半导体装置

[发明专利]与ESD/过电压/反极性保护相组合的集成先进铜熔丝-CN201210302940.7有效
发明人：奥拉夫·普芬尼希斯多夫;沃尔夫冈·施尼特 -专利权人： NXP股份有限公司
申请日： 2012-08-23 - 公布日： 2013-03-06 - 主分类号： H01L27/02 文献下载
摘要：在一个实施例中，提出了一种集成电路及其制造方法。集成电路包括过电压保护元件和过电流保护元件。集成电路操作用于提供增强的并且高效的ESD功能。本公开的过电流元件包括扩散保护层，以提高过电流元件的寿命并且改善功能。
esd 过电压极性保护组合集成先进铜熔丝

[发明专利]包括半导体不兼容材料的集成电路的制造-CN200780003548.X无效
发明人： 沃尔夫冈·施尼特 -专利权人： NXP股份有限公司
申请日： 2007-01-25 - 公布日： 2009-02-25 - 主分类号： H01L21/02 文献下载
摘要：本申请描述了将半导体不兼容材料集成在为了制造集成电路中形成的无源电元件和有源电元件而提出的工序流程中的工艺。所述工艺可应用在已知的技术，例如用于半导体制造的双极型晶体管，MOS或BIMOS工艺中。描述的工艺的模块概念可结合二极管、电阻和电容器，所述元件由不同材料形成。即使在对于来自半导体不兼容材料的污染敏感的环境中，提供用于半导体不兼容材料的密封材料也能够实现集成电路制造。在制造工艺中早期提供密封使得污染的风险可降至最小。进一步，描述包括密封的半导体不兼容材料的集成电路元件和集成电路。半导体不兼容材料可以是含铅陶瓷，特别是锆钛酸铅镧(PLZT)，所述陶瓷可用于铁电电容器，并且其表现为特别是对于“重金属敏感”环境的高污染物质。
包括半导体兼容材料集成电路制造

[发明专利]包括不同器件的集成电路的制造-CN200780003596.9无效
发明人： 沃尔夫冈·施尼特 -专利权人： NXP股份有限公司
申请日： 2007-01-25 - 公布日： 2009-02-25 - 主分类号： H01L21/66 文献下载
摘要：描述了一种用于制造集成电路元件的方法，所述集成电路元件包括：第一类型的第一电器件和第二类型的第二电器件，其中，两种电子器件要求不同的测量条件，以便测试器件是有缺陷的还是无缺陷的。该制造方法包括以下步骤：(a)在衬底上形成第一器件和第二器件，(b)为了接触第一和第二器件，在衬底上提供导体路径，其中电流间隙提供将第一器件独立地与测量设备连接的可能，(c)采用测量设备实现第一器件的测试，和(d)在测试显示无缺陷的第一器件的情况下，采用导电连接关闭电流间隙，在测试显示有缺陷的第一器件的情况下，将相应的集成电路元件识别为有缺陷的。此外，描述了用于制造包括多个电路元件的集成电路的方法、电路元件和集成电路。
包括不同器件集成电路制造

[发明专利]从其底座分离薄半导体电路的方法-CN200580035698.X无效
发明人：安德烈亚斯·加基斯;沃尔夫冈·施尼特 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2005-08-09 - 公布日： 2007-09-26 - 主分类号： H01L21/68 文献下载
摘要：为了提供一种将薄半导体电路(1)从其底座(2)上分离的方法，其中半导体电路(1)配置有用于电学接触的端子(3)，特别地具有金接触部，借助于所述方法还可以无损地，例如直接地，将薄半导体电路(1)安装到芯片卡上，提出了将焊锡(6)层涂到支撑衬底(4)上，将支撑衬底(4)焊接到电学端子(3)，并且去除半导体电路(1)的底座(2)。
底座分离半导体电路方法

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