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[发明专利]一种GPU加速计算的集成电路无悲观路径分析方法-CN202111070324.9有效
发明人： 林亦波;郭资政;黃琮蔚 -专利权人：北京大学
申请日： 2021-09-13 - 公布日： 2023-10-17 - 主分类号： G06F30/327 文献下载
摘要：本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。
一种 gpu 加速计算集成电路悲观路径分析方法

[发明专利]一种基于解析模型的晶体管老化应力计算方法-CN202310843291.X在审
发明人：王润声;张作栋;林亦波;黄如 -专利权人：无锡北京大学电子设计自动化研究院
申请日： 2023-07-11 - 公布日： 2023-10-13 - 主分类号： G06F30/367 文献下载
摘要：本发明公开了一种基于解析模型的晶体管老化应力计算方法，是一种解析式自动生成方法，适用于老化机制为偏压温度不稳定性(bias temperature instability，BTI)和热载流子退化(hot carrier degradation，HCD)的晶体管，本发明的解析模型根据门级仿真得到的统计性动态信息如占空比(duty factor，DF)和翻转率(toggle rate，TR)计算内部晶体管的应力，所使用的解析式通过晶体管级的逻辑仿真自动化生成，且支持不同种老化机制的应力分析。
一种基于解析模型晶体管老化应力计算方法

[发明专利]一种集成电路设计中器件密度分布的计算方法-CN202110550648.6有效
发明人：麦景;郭资政;林亦波 -专利权人：北京大学
申请日： 2021-05-17 - 公布日： 2023-09-22 - 主分类号： G06F30/398 文献下载
摘要：本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
一种集成电路设计器件密度分布计算方法

[发明专利]一种基于事件传播的动态时序分析方法-CN202110993095.1有效
发明人： 林亦波;张作栋;郭资政;王润声;黄如 -专利权人：北京大学
申请日： 2021-08-27 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
一种基于事件传播动态时序分析方法

[实用新型]一种新能源汽车充电桩-CN202321065449.7有效
发明人： 林亦波;林嘉诚 -专利权人：浙江瓯信电子工程有限公司
申请日： 2023-05-04 - 公布日： 2023-09-12 - 主分类号： B60L53/31 文献下载
摘要：本实用新型公开了一种新能源汽车充电桩，其结构包括有箱体，箱体上端具有支撑柱，支撑柱上部贯穿开设有通槽且通槽内底部中心处固设有配合柱，支撑柱上顶端中心处开设有与通槽导通的活动孔，支撑柱上方设置有调节柱且调节柱上端连接有充电桩本体，调节柱下端中心处具有定位柱，定位柱下端穿过活动孔延伸至通槽内且通过定位件与配合柱转动连接，配合柱上部外周面活动设置有若干锁片，配合柱上还设置有用于控制各个锁片上端同步收拢或张开的调节件，各个锁片上端同步收拢或张开以对定位件实现锁紧或松开。
一种新能源汽车充电

[发明专利]一种交互式模拟电路版图编辑方法及系统-CN202110174716.3有效
发明人：高笑涵;林亦波;刘鸣杰;潘志刚 -专利权人：北京大学
申请日： 2021-02-07 - 公布日： 2023-08-22 - 主分类号： G06F30/36 文献下载
摘要：本发明公布了一种交互式模拟电路版图编辑方法及系统，将用户输入的命令流翻译为内部操作流，被记录在模拟电路版图设计的数据结构上，采用基于分治思想和拓扑排序的快速合法化算法对版图数据结构进行更新，得到更新的编辑后版图。交互式模拟电路版图编辑系统包括用户界面、版图自动生成初级布局模块、命令流翻译模块、混合约束图创建模块、操作流更改模块、版图即时合法化模块。利用本发明可以实现用户交互式编辑模拟电路的版图，快速获得合法化之后的版图结果，节省版图设计的时间成本，可控高效地实现可定制化版图设计。
一种交互式模拟电路版图编辑方法系统

[实用新型]一种便于收线的充电桩-CN202320850831.2有效
发明人： 林亦波;林嘉诚;项煜涵 -专利权人：温州云星电子工程有限公司
申请日： 2023-04-12 - 公布日： 2023-08-18 - 主分类号： B60L53/31 文献下载
摘要：本实用新型公开了一种便于收线的充电桩，其结构包括充电桩本体和与之匹配的充电枪，充电桩本体内部设置有收纳腔，充电枪上连接有电缆，收纳腔内置有第一固定架，第一固定架上转动设置有用于收卷电缆的收卷筒，收纳腔位于第一固定架前侧设置有第二固定架，第二固定架具有用于对电缆收卷路径进行引导的引导件，第二固定架连接有用于控制该引导件左右径向运动的滑移机构，第一固定架上还设置有用于将收卷筒的动力传导至滑移机构的联动组件。
一种便于收线充电

[发明专利]一种多驱动能力的集成电路标准单元版图迁移的方法-CN202310124963.1有效
发明人： 林亦波;高笑涵;张昊懿;王润声;黄如 -专利权人：北京大学
申请日： 2023-02-06 - 公布日： 2023-05-16 - 主分类号： G06F30/392 文献下载
摘要：本发明公布了一种多驱动能力的集成电路标准单元版图迁移的方法，将集成电路某个驱动能力的标准单元已完成的版图作为参考版图，其余的驱动能力下的标准单元待生成的版图作为目标版图；根据参考版图逐步得到所需驱动能力下的标准单元的目标版图；再将参考版图和目标版图划分为四类信息：布局的几何信息、布局的拓扑信息、布线的几何信息、布线的拓扑信息；通过迁移布局信息得到布局版图、计算布局间的几何变换、生成斯坦纳树、进行布线网格规划、通过带约束的A星算法得到最终布线版图，实现性能优越的标准单元版图自动布局布线。
一种驱动能力集成电路标准单元版图迁移方法

[发明专利]一种集成电路微带线传输线自动化分析设计方法-CN202310049657.6在审
发明人： 林亦波;王启盼;王润声;黄如 -专利权人：北京大学
申请日： 2023-02-01 - 公布日： 2023-03-17 - 主分类号： G06F30/337 文献下载
摘要：本发明公布了一种集成电路微带线传输线自动化分析设计方法，基于深度学习技术进行微带线分析和综合，通过构建深度学习神经网络微带线分析模型作为替代模型，用于准确高效地根据微带线设计参数预测微带线特性参数；构建基于神经网络的生成模型用于微带线综合，包括设计参数生成，优化和选择。采用本发明的技术方案，大大加速了神经网络模型训练过程，可以更加准确且高效地预测得到符合微带线特性参数设计目标的设计参数。
一种集成电路微带传输线自动化分析设计方法

[发明专利]可处理电学和几何约束的模拟电路布线自动化方法及系统-CN202211422995.1有效
发明人： 林亦波;高笑涵;张昊懿;王润声;黄如 -专利权人：北京大学
申请日： 2022-11-15 - 公布日： 2023-01-24 - 主分类号： G06F30/394 文献下载
摘要：本发明公布了一种可处理电学和几何约束的模拟电路布线自动化方法及系统，对于模拟电路电学约束，使用斯坦纳树建模关键线网的布线拓扑，计算线网线段的布线线宽；对于模拟电路几何约束，使用优化的A星算法作为寻路算法寻找布线路径；系统包括：构建树状布线拓扑模块、线宽计算模块和寻路布线模块；根据模拟电路版图的电学约束、几何约束和模拟电路版图设计要求，使用寻路算法获取可行的模拟电路版图布线结果，由此实现可处理电学和几何约束的模拟电路自动化布线。本发明可实现高效的模拟电路自动布线，且自动布线完成的版图具有与人工布线结果接近的电路性能。
处理电学几何约束模拟电路布线自动化方法系统

[发明专利]一种GPU加速构建最小直角斯坦纳树的芯片布线方法-CN202211285801.8在审
发明人： 林亦波;郭资政;谷丰 -专利权人：北京大学
申请日： 2022-10-20 - 公布日： 2023-01-03 - 主分类号： G06F30/394 文献下载
摘要：本发明公布了一种GPU加速构建最小直角斯坦纳树的芯片布线方法，属于集成电路设计自动化技术领域，涉及集成电路芯片布线技术，设计了一种应用于芯片布线的GPU加速计算的最小直角斯坦纳树构建方法，使用GPU大规模并行加速多个线网的斯坦纳树搜索过程，包括：查找表初始化，获得扁平化的斯坦纳树分支列表和分支查找表索引，并从CPU内存复制到GPU显存；线网数据初始化，获得线网的管脚列表和管脚起始位置索引，并从CPU内存复制到GPU显存；线网并行分割，建立分层的线网分割森林；线网并行求解合并；本发明提供的技术方案提升了集成电路芯片布线的计算效率。
一种 gpu 加速构建最小直角斯坦芯片布线方法

[发明专利]一种集成电路静态时序分析中的路径分析方法-CN202110377250.7在审
发明人：郭资政;林亦波;黃琮蔚 -专利权人：北京大学
申请日： 2021-04-08 - 公布日： 2022-10-18 - 主分类号： G06F30/3315 文献下载
摘要：本发明公布了一种集成电路静态时序分析中的路径分析方法，包括步骤：电路结构初始化，基于时钟树深度枚举的分组延迟信息计算和候选路径的生成与合并；将集成电路表示为有根的时钟树和有向无环图；其中的节点表示电路的管脚，边表示管脚之间的连接关系；每条边都标记信号传送的最小和最大时延；将时钟树按指定深度进行分组，通过基于分组约束的时延传播算法计算得到节点的分组延迟信息；对时钟树每个深度迭代生成候选时序违例路径并进行筛选合并，取松弛值前k小的路径，得到时序违例最严重的前k条路径结果。通过本发明能够支持公共悲观路径消除，提升路径分析方法的通用性和效率，可达到最高百倍的计算加速效果。
一种集成电路静态时序分析中的路径方法

[发明专利]一种可微分时序驱动的芯片布局优化方法-CN202210793017.1有效
发明人： 林亦波;郭资政 -专利权人：北京大学
申请日： 2022-07-07 - 公布日： 2022-09-27 - 主分类号： G06F30/392 文献下载
摘要：本发明公布了一种可微分时序驱动的芯片元件布局方法，设计可微分时序分析引擎，在每一步元件布局迭代过程中，计算芯片的性能指标并直接计算性能指标对元件位置的梯度，进行元件布局迭代更新；梯度直接给出时序驱动芯片元件布局的优化调整方向，本发明方法包括步骤对芯片的电路图进行预处理，布线估计，可微分互连线延迟计算，可微分延迟传播，时序指标反向求导，元件布局迭代更新。可微分时序分析引擎可使用GPU加速计算梯度时序性能指标和梯度，并与芯片元件布局过程深度融合，减少迭代过程中数据交互的开销，更高效地完成元件布局，同时得到更优的芯片性能指标。本发明具有目标明确、反馈迅速、聚焦全局优化的技术优点。
一种微分时序驱动芯片布局优化方法

[发明专利]一种GPU加速计算的集成电路静态时序分析方法-CN202011143632.5有效
发明人：郭资政;黃琮蔚;林亦波 -专利权人：北京大学
申请日： 2020-10-23 - 公布日： 2022-05-20 - 主分类号： G06F30/3315 文献下载
摘要：本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。
一种 gpu 加速计算集成电路静态时序分析方法

[发明专利]基于多电场模型的时钟驱动FPGA芯片全局布局方法-CN202210205894.2有效
发明人： 林亦波;麦景 -专利权人：北京大学
申请日： 2022-03-04 - 公布日： 2022-05-20 - 主分类号： G06F30/347 文献下载
摘要：本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。
基于电场模型时钟驱动 fpga 芯片全局布局方法

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