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[发明专利]导电层间介质空洞的制备方法和半导体器件-CN201810295380.4有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-04-04 - 公布日： 2023-10-13 - 主分类号： H01L21/768 文献下载
摘要：本发明实施例公开了一种导电层间介质空洞的制备方法及半导体器件。包括如下步骤：具有多条导电线的衬底；采用第一沉积方法沉积第一材料形成第一介质隔离层且未填满所有间隔；第一沉积方法沉积第二材料形成第一牺牲隔离层且未填满所有间隔；交替沉积直至第k次沉积形成第二介质隔离层，k是大于等于3的正整数；向下抛光至露出覆盖于导电线上表面上的第一介质隔离层；刻蚀第一牺牲隔离层直至露出沉积在衬底上表面的第一介质隔离层；刻蚀以在导电线之间形成竖直的深孔槽，至少一个间隔内具有两个或两个以上的深孔槽，两个深孔槽之间通过分隔部隔开；采用第二沉积方法沉积第二材料形成封口介质隔离层且密封深孔槽的开口端以在深孔槽中形成介质空洞。
导电介质空洞制备方法半导体器件

[发明专利]非易失性半导体存储器件-CN201810788699.0有效
发明人： 周步康;张城绪 -专利权人：长鑫存储技术有限公司
申请日： 2018-07-18 - 公布日： 2023-10-13 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种非易失性半导体存储器件，包括MOS晶体管以及依次沉积于MOS晶体管的漏极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；其中，栅极区连接至工作电压，当栅极区在工作电压下，源极区至漏极区的沟道导通，使漏极区的电压一致于源极区；源极区连接至第一电压，控制栅连接至第二电压，当第一电压和第二电压使隧穿氧化层两端的电势差超过阈值，隧穿氧化层被隧穿；以及阻挡层用于阻挡浮栅中的电荷向漏极区流失。本发明的技术方案可以提供一种基于DRAM架构的新型非易失性存储器件，实现多位非易失性数据存储功能。
非易失性半导体存储器件

[发明专利]晶体管栅极的制备方法及晶体管结构-CN201810686974.8有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-06-28 - 公布日： 2023-08-11 - 主分类号： H01L21/28 文献下载
摘要：本发明实施例公开了一种晶体管栅极的制备方法和晶体管结构。方法包括：提供衬底，衬底定义有源极区和漏极区；形成栅氧化层，第一多晶硅层，第一隔离氧化层，第二多晶硅层；对第一多晶硅层和第二多晶硅层进行掺杂，以使形成栅极预处理结构；以及进行高温退火，以使掺杂的第一多晶硅层和掺杂的第二多晶硅层的晶粒在受到第一隔离氧化层的隔开限制下同时且个别地生长形成为再结晶的第一导电硅层和第二导电硅层，并使第一导电硅层和第二导电硅层导通；依次形成导电层和介质层；形成保护层且遮盖介质层位于源极区和漏极区之间的间隔之上的部分；以及自介质层开始向下刻蚀直至露出栅氧化层，再刻蚀掉保护层，形成晶体管栅极。上述方法制备出的晶体管。
晶体管栅极制备方法结构

[发明专利]确定虚拟信号传输线数量的测试装置、方法及半导体存储器-CN201810036206.8有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-01-15 - 公布日： 2021-05-07 - 主分类号： G11C29/50 文献下载
摘要：本发明提供了一种确定虚拟信号传输线数量的测试装置、方法及半导体存储器，测试装置包括多个测试电路，测试电路包括：第一晶体管；第二晶体管，第一晶体管的源极与第二晶体管的漏极连接至节点，并且存储阵列中的待测元件连接至节点，开启第一晶体管充电，开启第二晶体管放电，以测试待测元件的电容，存储阵列包括多个阵列单元，阵列单元包括从外到内依次设置的多组信号传输线，每组信号传输线分别连接至一个测试电路的节点，测试电路用于测量信号传输线的电容，以比较各组信号传输线的电容来确定边缘的虚拟信号传输线的数量，虚拟信号传输线的电容与位于内部的信号传输线的电容的差值大于预设值。本发明有利于增加DRAM有效利用面积。
确定虚拟信号传输线数量测试装置方法半导体存储器

[发明专利]存储单元的电容测试装置、方法及半导体存储器-CN201810089719.5有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-01-30 - 公布日： 2021-03-30 - 主分类号： G11C29/50 文献下载
摘要：本发明提供了一种存储单元的电容测试装置，包括与存储单元连接的多个测试电路，存储单元包括第一晶体管，第一晶体管的漏极连接电容的一端，每个测试电路包括：第二晶体管，包括接地的漏极；第三晶体管，包括接地的漏极，第一晶体管的源极、第二晶体管的源极与第三晶体管的源极连接至节点，当第一晶体管导通，且电容的另一端连接至电源时，第二晶体管导通且第三晶体管关断，形成充电电流，第二晶体管关断且第三晶体管导通，形成放电电流，根据充电电流与放电电流计算电容值。不仅能够测试单个存储单元的电容值，还能测试出整个存储阵列的电容值分布。本发明还提供了存储单元的电容测试方法和半导体存储器。
存储单元电容测试装置方法半导体存储器

[发明专利]半导体器件及其形成方法-CN201811089071.8在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-18 - 公布日： 2020-03-24 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种半导体器件及其形成方法，在衬底中的源区和漏区之间形成栅极结构以构成晶体管，然后在栅极结构的底部形成调整区，通过增加晶体管的沟道的掺杂浓度以在沟道内形成一个势垒，从而阻挡漏电流的通过，进而减小了沟道漏电流，同时，由于势垒并不是很高，在栅极结构上施加一个较低的电压就可以越过势垒，基本不会影响半导体器件的其他电学特性。
半导体器件及其形成方法

[发明专利]存储器及其形成方法-CN201811045784.4在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-07 - 公布日： 2020-03-17 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种存储器及其形成方法。在本发明提供的存储器及其形成方法中，至少一组字线形成于衬底中，掺杂层分列于每一字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。
存储器及其形成方法

[发明专利]晶体管、半导体器件及其形成方法-CN201811052366.8在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-10 - 公布日： 2020-03-17 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种晶体管、半导体器件及其形成方法，栅极结构包括栅导电层，所述栅导电层的底部延伸至所述衬底的第一深度位置，所述栅导电层的顶部位于所述衬底的第二深度位置，以及所述栅导电层的横向宽度尺寸从一预定深度位置至所述第二深度位置逐渐减小，以使所述栅导电层与所述漏区之间的间距尺寸从所述预定深度位置至所述第二深度位置逐渐增加，使所述栅极结构的顶部呈上小下大的结构，从而在栅导电层上施加电压时，栅极结构的顶部与漏区之间的距离更远，减小了半导体器件的栅极与漏极之间的电场，进而减小了GIDL泄露，从而提高了半导体器件的性能。
晶体管半导体器件及其形成方法

[发明专利]半导体器件及其形成方法-CN201811057941.3在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-11 - 公布日： 2020-03-17 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种半导体器件及其形成方法，在衬底中形成两个栅极结构之后，采用离子注入方法在漏区下方的衬底中进行离子注入，以形成阈值调整区于两个所述栅极结构之间，在不影响半导体器件性能的同时能够通过调整阈值调整区的掺杂浓度来改变晶体管的阈值电压，并且仅在漏区下方形成所述阈值调整区也可以避免相邻有源区之间的互相影响。
半导体器件及其形成方法

[发明专利]半导体结构的形成方法及半导体结构-CN201811061292.4在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-04 - 公布日： 2020-03-10 - 主分类号： H01L21/762 文献下载
摘要：本发明提供了一种半导体结构的形成方法及半导体结构，首先衬底上形成有通过开口隔开的若干金属线，然后填充牺牲层在所述开口中，再形成覆盖牺牲层及金属层上方部分的介质层，通过介质层中的沟槽去除所述牺牲层，最后形成遮盖层以遮盖所述沟槽的槽口，以在相邻的所述金属线之间构成空气隙，空气隙降低了相邻的所述金属线之间的寄生电容，从而降低了信号传输中的寄生效应，且由于所述空气隙是通过去除牺牲层及遮盖所述沟槽的槽口而形成的，所以在所述金属线之间开口尺寸较大的情况下也可以实现较大尺寸的空气隙的形成，从而进一步降低了信号传输中的寄生效应，提高了器件的性能。
半导体结构形成方法

[发明专利]半导体存储单元的制造方法及半导体存储单元-CN201810531485.5在审
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-05-29 - 公布日： 2019-12-06 - 主分类号： H01L27/108 文献下载
摘要：本发明实施例公开了一种半导体存储单元的制造方法及半导体存储单元。制造方法包括：提供基板，基板包括位线和位线隔离结构，位线隔离结构之间形成电容接触槽，电容接触槽下方的基板中包括浅沟道隔离结构和分别设置在其两侧的漏极，漏极的上表面形成漏极的第一基准面；在基板一侧表面上形成第一隔离牺牲层，第一隔离牺牲层在位线隔离结构的侧面处的厚度小于漏极的第一基准面的宽度；自第一隔离牺牲层的上表面向下刻蚀，以去除在位线隔离结构的上表面、浅沟道隔离结构的上表面和在部分第一基准面上的第一隔离牺牲层，藉以保留在位线隔离结构的侧面处的第一隔离牺牲层，去除部分浅沟道隔离结构和部分漏极，以在漏极处形成第一台阶。
隔离结构牺牲层漏极上表面基板隔离浅沟道隔离在位线位线半导体存储单元接触槽电容去除第一基准面侧面刻蚀制造保留

[实用新型]存储器-CN201821470736.5有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-07 - 公布日： 2019-06-28 - 主分类号： H01L27/108 文献下载
摘要：本实用新型提供了一种存储器。在本实用新型提供的存储器中，至少一组字线形成于衬底中，掺杂层分列于每一字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。
存储器字线掺杂层本实用新型组字背离开启电流漏电流线形成一字线变小衬底分列

[实用新型]晶体管及半导体器件-CN201821485420.3有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-10 - 公布日： 2019-05-31 - 主分类号： H01L29/423 文献下载
摘要：本实用新型提供了一种晶体管及半导体器件，栅极结构包括栅导电层，所述栅导电层的底部延伸至所述衬底的第一深度位置，所述栅导电层的顶部位于所述衬底的第二深度位置，以及所述栅导电层的横向宽度尺寸从一预定深度位置至所述第二深度位置逐渐减小，以使所述栅导电层与所述漏区之间的间距尺寸从所述预定深度位置至所述第二深度位置逐渐增加，使所述栅极结构的顶部呈上小下大的结构，从而在栅导电层上施加电压时，栅极结构的顶部与漏区之间的距离更远，减小了半导体器件的栅极与漏极之间的电场，进而减小了GIDL泄露，从而提高了半导体器件的性能。
栅导电层半导体器件深度位置栅极结构预定深度位置晶体管衬底减小漏区本实用新型上小下大施加电压逐渐减小逐渐增加电场漏极泄露延伸

[实用新型]半导体器件-CN201821492474.2有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-11 - 公布日： 2019-05-03 - 主分类号： H01L27/108 文献下载
摘要：本实用新型提供了一种半导体器件，在衬底中形成有两个栅极结构，采用离子注入方法在漏区下方的衬底中进行离子注入，以形成阈值调整区于两个所述栅极结构之间，在不影响半导体器件性能的同时能够通过调整阈值调整区的掺杂浓度来改变晶体管的阈值电压，并且仅在漏区下方形成所述阈值调整区也可以避免相邻有源区之间的互相影响。
阈值调整半导体器件栅极结构衬底漏区离子影响半导体器件本实用新型相邻有源区阈值电压晶体管掺杂

[实用新型]半导体结构-CN201821445581.X有效
发明人： 周步康 -专利权人：长鑫存储技术有限公司
申请日： 2018-09-04 - 公布日： 2019-03-26 - 主分类号： H01L23/532 文献下载
摘要：本实用新型提供了一种半导体结构，衬底上形成有通过开口隔开的若干金属线，所述金属线的上方形成有介质层，所述金属线上方的部分支撑所述介质层，以使所述介质层对应所述开口的悬空部悬空，所述介质层的所述悬空部中还形成有沟槽；遮盖层覆盖所述介质层上并遮盖所述沟槽的槽口，以封闭所述沟槽，并在相邻的所述金属线之间形成空气隙以在相邻的所述金属线之间形成空气隙，空气隙降低了相邻的所述金属线之间的寄生电容，从而降低了信号传输中的寄生效应，且由于所述空气隙是通过去除牺牲层及遮盖所述沟槽的槽口而形成的，所以在所述金属线之间开口尺寸较大的时也可以实现较大尺寸的空气隙，从而进一步降低了信号传输中的寄生效应。
金属线介质层空气隙半导体结构开口寄生效应信号传输悬空部槽口遮盖本实用新型寄生电容牺牲层遮盖层衬底隔开去除悬空封闭支撑覆盖

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