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[发明专利]SGT MOS器件的终端保护环结构的制造方法-CN202310894270.0在审
发明人：张博文;邱立军;王丽;刘秀勇;马栋 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-07-19 - 公布日： 2023-10-10 - 主分类号： H01L21/336 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种SGT MOS器件的终端保护环结构的制造方法。该方法包括：提供半导体基底层，半导体基底层包括第一导电类型外延层，第一导电类型外延层的终端耐压区中形成保护环槽；保护环槽从第一导电类型外延层的表面向下延伸；涂覆光刻胶，光刻胶至少覆盖在终端耐压区；对光刻胶进行曝光显影操作，去除保护环槽位置处的光刻胶形成耐压提高区注入图案；进行第二导电类型离子注入，第二导电类型离子穿过耐压提高区注入图案注入至保护环槽的底部，形成耐压提高区注入环；去除剩余光刻胶后，在保护环槽的内壁上形成场氧化层；向带有场氧化层的保护环槽中沉积多晶硅。
sgt mos 器件终端保护环结构制造方法

[发明专利]SGT MOS器件及其制作方法-CN202310419365.7在审
发明人：邱立军;王丽;刘秀勇;钱佳成;马栋;李志国 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-04-19 - 公布日： 2023-07-14 - 主分类号： H01L21/336 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种SGT MOS器件及其制作方法。通过等离子体注入第一导电类型杂质，在深沟槽两侧的外延层上层形成第一导电类型掺杂沟道区；通过等离子体注入第二导电类型杂质，在第一导电类型掺杂沟道区上的外延层表层形成第二导电类型掺杂源区；开设接触孔，使得接触孔依次穿过第二导电类型掺杂源区延伸至第一导电类型掺杂沟道区中；进行非晶元素离子注入，使得在接触孔底端外周的第一导电类型掺杂沟道区中形成非晶掺杂区；向接触孔的底端注入第一导电类型杂质，使得在接触孔底端外周的非晶掺杂区中形成第一导电类型掺杂接触区；其中第一导电类型掺杂接触区与第一导电类型掺杂沟道区之间间隔非晶掺杂区。
sgt mos 器件及其制作方法

[发明专利]一种用于改善UDSGT产品IGSS漏电问题的工艺方法-CN202211523411.X在审
发明人：钱佳成;张蕾;刘秀勇;马栋 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-11-30 - 公布日： 2023-04-18 - 主分类号： H01L21/28 文献下载
摘要：本申请公开了一种用于改善UDSGT产品IGSS漏电问题的工艺方法，涉及半导体制造领域。该方法包括：S101：提供一半导体衬底，所述半导体衬底中形成有深沟槽，所述深沟槽的内壁形成有场氧化层，所述深沟槽内沉积有栅多晶硅；S102：一次刻蚀所述场氧化层，以露出所述栅多晶硅的顶部；S103：刻蚀露出的所述栅多晶硅的顶部；S104：采用部分湿法蚀刻工艺二次刻蚀所述场氧化层，以露出剩余的所述栅多晶硅的端头；S105：在所述半导体衬底上除所述深沟槽外的区域涂覆光刻胶；S106：刻蚀所述栅多晶硅，以去除所述栅多晶硅露出的端头；S107：去除所述光刻胶。通过上述工艺，改善了UDSGT产品的IGSS漏电问题。
一种用于改善 udsgt 产品 igss 漏电问题工艺方法

[发明专利]铝填孔的工艺方法-CN202110458509.0有效
发明人：陈思彤;钱佳成;刘秀勇;陈正嵘;李志国;吴长明 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-04-27 - 公布日： 2023-03-24 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种铝填孔的工艺方法，包括：步骤一、在半导体衬底表面形成层间膜。步骤二、将孔形成区域的层间膜去除形成位于层间膜中的第一开口。步骤三、在第一开口的内侧面形成由第二介质层组成的内侧墙，内侧墙在第一开口内围成第二开口；全面刻蚀工艺使内侧墙的顶角圆化，使第二开口的形貌为有利于铝填充的弧形开口形貌。步骤四、以层间膜和内侧墙为掩膜对第二开口底部的半导体衬底进行刻蚀形成第三开口。步骤五、在孔中填充铝层。本发明能提高铝填孔的填充能力，增加工艺窗口，提高填充质量。
铝填孔工艺方法

[发明专利]功率器件制造过程中去除多晶硅残留的方法及其功率器件-CN202110467587.7有效
发明人： 刘秀勇;陈正嵘;李志国;钱佳成;陈思彤 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-04-28 - 公布日： 2023-03-24 - 主分类号： H01L21/02 文献下载
摘要：本发明公开了一种功率器件制造过程中去除多晶硅残留的方法，在半导体衬底中形成沟槽；通过多次填充和多次刻蚀分别形成源多晶硅层和栅多晶硅层，在所述源多晶硅层和所述栅多晶硅层表面之间存在多晶硅残留；在层间电介质层淀积步骤前进行氧化工艺步骤，将所述多晶硅残留氧化成不导电的二氧化硅。与现有技术相比，本发明可以方便得消除小于0.2um，并且通过常规的清洁手段极难去除的多晶硅残留的导电性，提高产品良率及可靠性。
功率器件制造过程去除多晶残留方法及其

[发明专利]划片方法-CN202211397300.9在审
发明人： 刘秀勇;李志国;马栋;王丽 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-11-09 - 公布日： 2023-01-06 - 主分类号： H01L21/78 文献下载
摘要：本发明提供一种划片方法，包括：提供一晶圆，所述晶圆包括：切割道和阵列排布的多个芯片；形成绝缘介质层，所述绝缘介质层覆盖所述芯片和所述切割道；形成钝化层，所述钝化层覆盖所述绝缘介质层；刻蚀所述钝化层以得到多条沟槽，其中，所述钝化层中的所述沟槽位于所述切割道上方；对所述晶圆进行划片以得到多个独立的所述芯片。本申请通过对切割道上的钝化层进行刻蚀，使得切割道上的钝化层与芯片上的钝化层隔离，避免了划片时钝化层以及其底部的芯片发生崩角、崩边或裂纹等缺陷的问题，在划片时芯片上的钝化层可以不受划片影响，从而使得芯片内部电路结构不受到任何影响，提高了划片的效率，保证了器件的可靠性。
划片方法

[发明专利]一种改善沟槽刻蚀导致晶圆毛边的方法-CN202110447798.4有效
发明人： 刘秀勇;陈正嵘;李志国;谭艳琼;彭笋娟 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-04-25 - 公布日： 2022-12-23 - 主分类号： H01L21/304 文献下载
摘要：本发明提供一种改善沟槽刻蚀导致晶圆毛边的方法，提供硅基底，在硅基底上形成硬掩膜层；对硬掩膜层进行研磨，使硬掩膜层上表面中心区域的高度低于边缘区域的高度；在硬掩膜层被研磨的中心区域形成光刻胶层；对光刻胶层进行曝光和显影，形成用于制作沟槽的光刻胶图形；按光刻胶图形刻蚀所述硬掩膜层，硬掩膜层的所述中心区域形成为多个硬掩膜沟槽；按照硬掩膜沟槽刻蚀所述硅基底，形成多个沟槽。本发明通过将现有技术中的硬掩膜层加厚，并在沟槽光刻前增加一步对硬掩膜的区域研磨，使晶圆边缘洗边处硬掩膜比面内厚，从而硬掩膜刻蚀后保留一定量的硬掩膜作为边缘沟槽刻蚀的阻挡层，达到消除晶圆硅基底毛边的目的。
一种改善沟槽刻蚀导致毛边方法

[发明专利]改善沟槽栅型MOS器件可靠性的方法-CN202210987106.X在审
发明人： 刘秀勇;李志国;程光 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-17 - 公布日： 2022-11-04 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种改善沟槽栅型MOS器件可靠性的方法，包括：提供一衬底，所述衬底中形成有沟槽栅结构、阱区、源极、漏极；形成层间绝缘介质层；对漏极施加预设电压，并对沟槽栅结构和源极施加地位电压以对沟槽栅型MOS器件进行高温反向偏压测试；其中，形成所述层间绝缘介质层的步骤包括：形成第一氧化层；形成第二氧化层，不采用等离子体增强CVD工艺形成所述第二氧化层。本申请通过对层间绝缘介质层的膜层结构进行改善，不采用等离子体增强CVD工艺形成其中的第二氧化层，即形成无Plasma的第二氧化层，可以有效避免电子或杂质在工艺过程中进入产品沟道，从而有效避免电子或杂质在器件开启时对沟道造成影响，从而提高器件可靠性。
改善沟槽 mos 器件可靠性方法

[发明专利]沟槽型MOS器件的制作方法-CN202210901226.3在审
发明人：张蕾;钱佳成;刘秀勇;陈正嵘 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-07-28 - 公布日： 2022-10-25 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种沟槽型MOS器件的制作方法，包括：提供一衬底，衬底中形成有沟槽，衬底和所述沟槽的表面形成有第一介质层，沟槽外的第一介质层上依次形成有第二介质层和第三介质层；形成第四介质层，第四介质层覆盖沟槽和衬底上方，第四介质层的厚度大于第一介质层的厚度；对沟槽开口处的第四介质层进行刻蚀修饰以增加开口的宽度；在沟槽中形成多晶硅层，多晶硅层的高度低于开口。本申请通过在沟槽型MOS器件的制作过程中，在沟槽和晶圆上形成较厚的介质层后，对沟槽开口处的介质层进行刻蚀修饰以增加开口的宽度，从而降低了后续多晶硅在填充沟槽后产生空隙的几率，提高了器件的可靠性和良率。
沟槽 mos 器件制作方法

[发明专利]具有散热系统的风电变频器用IGBT模块及其故障诊断方法-CN202210664058.0在审
发明人：张波;李鹏慧;李向峰;李国栋;黄鹏;刘秀勇 -专利权人：国电电力山西新能源开发有限公司
申请日： 2022-06-13 - 公布日： 2022-09-13 - 主分类号： H01L23/38 文献下载
摘要：本发明公开了一种具有散热系统的风电变频器用IGBT模块及其故障诊断方法，涉及风电变频器用IGBT模块领域。该风电变频器用IGBT模块的散热系统包括热电制冷组件和散热器，热电制冷组件包括电绝缘导热胶、连接板、P型半导体、N型半导体与下连接板；电绝缘导热胶涂抹于铜基板底面上，连接板有序排列固定于电绝缘导热胶上，连接板的底部设有P型半导体和N型半导体，且通过下连接板和温控开关串联，连接直流电源；散热器包括散热通道和风机，风机给嵌入的下连接板底面散热。其故障诊断系统包括可调稳压电源、24V直流电源、可调PWM模块、示波器与红外温度显示器。本发明提高了散热效率，降低了故障率；可快速准确定位故障；还节约了维修成本。
具有散热系统变频器用 igbt 模块及其故障诊断方法

[发明专利]用于改善晶圆翘曲的SGT器件及其制作方法-CN202011008913.X有效
发明人：钱佳成;刘秀勇;陈正嵘;陈广龙;吴长明 -专利权人：华虹半导体（无锡）有限公司
申请日： 2020-09-23 - 公布日： 2022-08-16 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种用于改善晶圆翘曲的SGT器件及其制作方法。其中T器件包括：衬底层，所述衬底层中形成栅结构，所述栅结构从所述衬底层的上表面向下延伸，在所述栅结构两侧的所述衬底层中，分别形成源极和漏极；所述栅结构包括：屏蔽栅结构，所述屏蔽栅结构包括屏蔽栅介电层，和，包围所述屏蔽栅介电层下部外周的场板氧化层；所述屏蔽栅结构的上部两侧分别形成控制栅结构，所述控制栅结构的外周形成第一热氧化层，所述第一热氧化层的外周形成第二热氧化层。用于改善晶圆翘曲的SGT器件及其制作方法，可以解决相关技术中晶圆翘曲的问题。
用于改善晶圆翘曲 sgt 器件及其制作方法

[发明专利]Trench MOS器件的制造方法及结构-CN202111498863.2在审
发明人：张博文;齐笑;钱佳成;张正宇;刘秀勇;陈正嵘 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-12-09 - 公布日： 2022-04-01 - 主分类号： H01L29/423 文献下载
摘要：本申请公开了Trench MOS器件的制造方法，包括：提供N型外延层，在N型外延层的表面形成硅层；对硅层进行P型离子注入，使硅层改变为P型；对硅层的表面进行N型离子注入，形成N+区；对硅层及N型外延层进行刻蚀形成沟槽，沟槽暴露出一部分N型外延层；在沟槽内形成多晶硅层，在多晶硅层上生长一金属硅化物。在Trench MOS器件的制造方法中，在多晶硅上生长一金属硅化物，能够大幅降低栅极电阻，增强器件导电性。
trench mos 器件制造方法结构

[发明专利]半导体器件的后端处理方法-CN202111437081.8在审
发明人：王绪根;刘希仕;刘秀勇;吴长明;姚振海;陈骆 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-11-30 - 公布日： 2022-03-08 - 主分类号： H01L21/027 文献下载
摘要：本申请公开了一种半导体器件的后端处理方法，包括：提供一衬底，该衬底用于形成该半导体器件，衬底上包括多个管芯区域，衬底上依次形成有钝化层和聚酰亚胺层；通过光刻工艺在衬底上覆盖光阻，暴露出目标区域，在任一管芯区域内，目标区域包括第一图形区域和第二图形区域，第一图形区域小于第二图形区域，从俯视角度观察，第一图形区域位于第二图形区域上方；去除目标区域的钝化层和聚酰亚胺层；去除光阻；在衬底的正面进行贴膜处理，对衬底的背面进行减薄处理；对衬底的正面进行撕膜处理。
半导体器件后端处理方法

[发明专利]版图图形-CN202111438403.0在审
发明人：王绪根;刘希仕;刘秀勇;朱联合;吴长明;姚振海;陈骆 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-11-30 - 公布日： 2022-03-08 - 主分类号： H01L21/033 文献下载
摘要：本申请公开了一种版图图形，包括：第一图形，其位于管芯区域内，且位于管芯区域的角落；第二图形，其面积大于第一图形的面积，第二图形位于管芯区域内，第二图形和第一图形不重叠；该版图图形应用于对目标晶圆进行光刻处理，目标晶圆上形成有聚酰亚胺层，通过该版图图形进行光刻处理后，目标晶圆上第一图形和第二图形所在的区域暴露，去除第一图形和所述第二图形所在区域的聚酰亚胺层后，需要进行背部减薄处理和正面撕膜处理。本申请通过将管芯区域内面积较小的第一图形设置在管芯区域的角落，从而能够在一定程度上避开撕膜的方向，降低第一图形附近的脱落现象，进而提高了产品的可靠性和良率。
版图图形

[发明专利]MOSFET及其制造方法-CN202111438404.5在审
发明人： 刘秀勇;陈正嵘;王光华 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-11-30 - 公布日： 2022-03-04 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种MOSFET，包括：衬底、第一屏蔽栅、第一栅氧化层、控制栅、第二屏蔽栅、第二栅氧化层、基极区和源区，其中，所述衬底上形成有具有U型沟槽的外延层，所述第一屏蔽栅位于U型沟槽的底部，所述控制栅位于所述第一屏蔽栅上且覆盖所述U型沟槽的上半部分侧壁；所述第二屏蔽栅填充剩余U型沟槽，其中，所述源区与所述第一屏蔽栅电性互连。本发明还提供一种MOSFET的制造方法。本申请通过将所述第一屏蔽栅与所述源区电性互连，分散位移电流，减小第一屏蔽栅和源区之间的接触电阻，提高接触电阻均匀性，提高了沿第一屏蔽栅分布的感应电势的均匀性，从而避免了非均匀电位分布引起的固定雪崩点导致电流集中的情况。
mosfet 及其制造方法

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