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[发明专利]内插器-CN201710187735.3有效
发明人：李永胜 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-03-27 - 公布日： 2020-06-09 - 主分类号： H03K5/134 文献下载
摘要：一种内插器，包括一第一延迟电路、一第二延迟电路以及一可调延迟电路。第一延迟电路将一第一输入信号延迟一固定延迟时间，以产生一第一输出信号。第二延迟电路将一第二输入信号延迟前述的固定延迟时间，以产生一第二输出信号。可调延迟电路将第一输入信号延迟一可调延迟时间，以产生一输出内插信号。可调延迟时间根据第一输出信号、第二输出信号以及输出内插信号而决定。本发明的内插器具有高准确度的特性。
内插

[发明专利]数字到相位转换器-CN201580060085.5有效
发明人： H·科恩 -专利权人：高通股份有限公司
申请日： 2015-10-06 - 公布日： 2020-05-19 - 主分类号： H03K5/135 文献下载
摘要：公开了用于将数字信号转换成时钟相位的系统和方法。示例数字到相位转换器电路接收互补的同相和正交时钟信号并且在由数字相位控制输入控制的相位处产生四个时钟输出。该数字到相位转换器使用第一和第二预驱动器模块来缓冲该同相和正交时钟信号并且产生对应的具有受控的转换速率的经缓冲时钟信号。混频器模块通过形成经缓冲时钟信号的加权组合来产生时钟输出。该加权基于相位控制输入来确定。经缓冲时钟信号的受控的转换速率允许数字混频器模块提供准确的相位控制。该数字到相位转换器还可包括输出缓冲器，该输出缓冲器补偿时钟输出的相位与相位控制输入之间的关系中的非线性。
数字相位转换器

[发明专利]一种时序偏差自适应补偿电路结构-CN202010016202.0在审
发明人：杜涛;张东冬;李威 -专利权人：电子科技大学
申请日： 2020-01-08 - 公布日： 2020-05-12 - 主分类号： H03K5/13 文献下载
摘要：本发明涉及集成电路领域，特别涉及一种时序偏差自适应补偿电路结构。在集成电路生产及使用过程中，工艺偏差、器件老化、环境变化等因素往往会引起时序偏差，严重时将直接导致电路功能错误。针对该问题，本发明提出了一种时序偏差的自适应补偿电路的设计方法。本发明包括，在主控状态机的作用下，时序检测模块实时检测信号的时序偏差并通知延迟校准模块，延迟校准模块通过控制延迟单元模块及信号选择模块对信号时序偏差进行可配置的粗调和细调，实现时序的自适应补偿，使电路保持稳定的正常工作状态，从而提升电路的性能、稳定性和可靠性。同时，在引入用户配置模式后，通过外部预留编程接口，也可实现用户自定义的时序修调。
一种时序偏差自适应补偿电路结构

[发明专利]延迟单元-CN201510339118.1有效
发明人：李智 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2015-06-17 - 公布日： 2020-05-12 - 主分类号： H03K5/135 文献下载
摘要：本发明提供了一种延迟单元，该延迟单元至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管，第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。使通过NMOS晶体管的信号在上升沿被大幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。
延迟单元

[发明专利]一种输出秒脉冲信号的方法及装置-CN201911285901.9在审
发明人：张美玲;吴钊锋;高峰;许祥滨;孙功宪;陈永耀;江丽雯 -专利权人：泰斗微电子科技有限公司;北京智芯微电子科技有限公司
申请日： 2019-12-13 - 公布日： 2020-05-08 - 主分类号： H03K5/135 文献下载
摘要：本申请适用于时标检测技术领域，提供了一种输出秒脉冲信号方法，包括：获取授时秒脉冲信号；根据所述授时秒脉冲信号计算本地时钟的频率；根据输出精度和所述本地时钟的频率，设置随机时钟单元；基于所述随机时钟单元对所述授时秒脉冲信号进行校准，输出校准后的秒脉冲信号，使用高精度的授时秒脉冲信号，对本地时钟的时钟单元进行校准，能够根据要输出的时间精度要求，加入随机时钟单元，并根据时间精度进行校准，能够输出不同时间精度的秒脉冲信号，以满足不同使用情况下所需的不同时间精度的要求，且将秒脉冲信号的精度控制在所需的精度范围内，能够有效地消除使用时间增长导致的误差累积现象，避免了累计偏差。
一种输出脉冲信号方法装置

[发明专利]一种基于DDS技术的音频扫频信号发生器-CN201911395267.4在审
发明人：许振伟 -专利权人：浙江机电职业技术学院
申请日： 2019-12-30 - 公布日： 2020-05-08 - 主分类号： H03K5/13 文献下载
摘要：本发明涉及音频扫频信号发生器技术领域，尤其是一种基于DDS技术的音频扫频信号发生器，包括主处理器模块、从处理器模块、数字合成器、滤波模块、功放模块、幅度电位器、扬声器、电压采样电路、存储器、按键模块和显示模块，按键模块输出端与主处理器模块的输入端连接，显示模块的输入端与主处理器模块的输出端连接，存储器与主处理器模块通信连接，主处理器模块与从处理器模块数据通讯连接，从处理器模块的输出端与数字合成器的输入端连接，数字合成器的输出端与滤波模块的输入端连接，滤波模块的输出端与功放模块的输入端连接，功放模块的输出端与扬声器的输入连接，本发明频率转换时间短、相对带宽宽、频率分辨率高、输出相位连续。
一种基于 dds 技术音频信号发生器

[发明专利]一种高精度延迟时钟校准的系统及方法-CN201611265841.0有效
发明人：叶立平;唐可信 -专利权人：深圳市志奋领科技有限公司
申请日： 2016-12-30 - 公布日： 2020-05-08 - 主分类号： H03K5/135 文献下载
摘要：本发明公开了一种高精度延迟时钟校准的系统，包括与非门、与门、延时芯片、多路选择器和处理模块，所述多路选择器包括校准端和输出端，所述处理模块包括延时控制端、选择控制端和控制开关端；所述与门的输出端通过延时芯片与多路选择器的输入端电性连接，所述处理模块的延时控制端与延时芯片电性连接，所述处理模块的选择控制端与多路选择器电性连接，所述处理模块的控制开关端与与非门的输入端电性连接，所述与非门的输出端与与门的输入端电性连接。本发明采用脉冲振荡计数方法实现脉宽测量，然后进行延时计算，最后调整延时芯片达到延时校准的目的，其可以实时的进行校准，排除了温度及其他外界对延时芯片的影响，从而实现高精度测量的效果。
一种高精度延迟时钟校准系统方法

[发明专利]双边延时电路-CN201911362351.6在审
发明人：汪齐方;陈涛 -专利权人：普冉半导体（上海）有限公司
申请日： 2019-12-26 - 公布日： 2020-04-17 - 主分类号： H03K5/134 文献下载
摘要：本发明公开了一种双边延时电路，其包括第0反相器、第0迟延电路、第1迟延电路、锁存器；延时电路输入信号接第0反相器及第0迟延电的输入，第0反相器的输出接第1迟延电路的输入；第0迟延电路、第1迟延电路的输出分别接锁存器的两个输入端；第0迟延电路、第1迟延电路为完全相同的电路；锁存器的输出作为双边延时电路输出信号。本发明的双边延时电路，其输入信号及输出信号具有相同的上升和下降沿延时。
双边延时电路

[发明专利]一种时钟分频校准电路-CN201911179600.8在审
发明人：周梦杰;只生武;马元君 -专利权人：南京德睿智芯电子科技有限公司
申请日： 2019-11-27 - 公布日： 2020-04-14 - 主分类号： H03K5/135 文献下载
摘要：本申请公开了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。本申请提供的时钟分频校准电路实现采样时钟的分频，且有多路不同占空比的分频时钟输出，可供多样化选择；同时分频时钟皆可与采样时钟上升沿对齐，且时钟高电平结束时刻也与采样时钟clk对齐，避免应用在不同模块的各时钟采样到的数据不一致，提高整体电路的精确度。
一种时钟分频校准电路

[发明专利]高速工作的时钟门控电路-CN201610455453.2有效
发明人：黄铉澈;金珉修 -专利权人：三星电子株式会社
申请日： 2016-06-22 - 公布日： 2020-04-07 - 主分类号： H03K5/135 文献下载
摘要：提供一种高速工作的时钟门控电路。提供一种时钟门控电路包括：第一预充电单元，基于时钟信号对第一节点充电；第二预充电单元，基于时钟信号对第二节点充电；第一放电单元，基于时钟信号使第一节点放电；第二放电单元，基于时钟信号使第二节点放电；第一交叉耦合保持单元，根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，根据第一节点的电压电平将第二节点保持在充电状态；控制单元，基于时钟使能信号控制第一放电单元和第二放电单元以使第一节点或第二节点放电。
高速工作时钟门控电路

[发明专利]一种可编程的时钟相移电路-CN201611241208.8有效
发明人：李雪;王宗民;张铁良;王瑛;冯文晓;杨龙 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2016-12-29 - 公布日： 2020-03-27 - 主分类号： H03K5/135 文献下载
摘要：本发明公开了一种可编程的时钟相移电路，属于电子电路技术领域。该时钟相移电路，通过编程控制调整时钟信号链路上的伪反相器中的电流，从而控制积分电容充放电时间，再通过第一施密特触发器SMIT1和第二施密特触发器SMIT2的正反馈作用，加速对上升或下降沿的调整，最终实现第一伪反相器INVW1和第二伪反相器INVW2对输入时钟信号相位的调整；仅作简单编程，即可为电容提供不同比例的充电电流，保证传输的精度，同时大大减小芯片面积的开销和电路设计难度，节省了电路功耗。可实现时钟从0°到315°，步长为45°的相移，共8个相移的调整，最快速的满足后级电路的最佳调整时序位置要求。
一种可编程时钟相移电路

[实用新型]一种输出延迟控制电路-CN201920849285.4有效
发明人：崔英杰;邓兴培;张广 -专利权人：石家庄泽润科技有限公司
申请日： 2019-06-06 - 公布日： 2020-03-27 - 主分类号： H03K5/133 文献下载
摘要：本实用新型公开了一种输出延迟控制电路，包括电阻R1‑R9、电容C1、二极管D1、稳压管DO1、三极管IC1‑IC3、功率开关管Q1‑Q2，当+Vout有输出时，三极管IC1导通，三极管IC1控制功率开关管Q1导通，Vout_1有输出，此时电容C1通过电阻R1对其充电，当电容C1两端电压高于稳压管DO1电压时，三极管IC3导通，进而使得三极管IC2导通,此时IC2控制功率开关管Q2导通，Vout_2有输出，Vout_2输出的延迟时间依靠电阻R1阻值与电容C1容值决定。本实用新型利用阻容延时原理结合开关器件形成延时控制电路，实现同一电源输入分两路输出时的延时输出。电路结构简单，器件少，成本低。
一种输出延迟控制电路

[发明专利]一种与工艺角弱相关的延时电路单元-CN201911214618.7在审
发明人：贾晨;王自强;张春;权磊;方成;尹勇生;王志华 -专利权人：深圳清华大学研究院
申请日： 2019-12-02 - 公布日： 2020-03-06 - 主分类号： H03K5/134 文献下载
摘要：本发明属公开了一种与工艺角弱相关的延时电路单元，该电路包括：六个PMOS管和十个NMOS管；通过在传统的延时电路单元的基础上，增加延时补偿电路，从而构成与工艺弱相关的延时电路单元。本发明能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，增加电路设计的裕量，从而提高产品良率。
一种工艺相关延时电路单元

[发明专利]抗干扰集成电路-CN201710043921.X有效
发明人：骆亭融;李岳翰 -专利权人：友达光电股份有限公司
申请日： 2017-01-19 - 公布日： 2020-03-06 - 主分类号： H03K5/13 文献下载
摘要：本发明公开了一种抗干扰集成电路，适用于避免邻近集成电路所带来的干扰作用，所导致一频率脉波的误动作。抗干扰集成电路输出第一时间信号，邻近集成电路输出第二时间信号。抗干扰集成电路包括：一逻辑电路、一加法器及一比较器。逻辑电路根据第二时间信号的时序，输出一栅极脉波，加法器叠加第一时间信号与门极脉波，比较器根据信号叠加结果输出该频率脉波，其中频率脉波的周期同于第一时间信号的周期。
抗干扰集成电路

[发明专利]多相位时钟生成-CN201580047476.3有效
发明人： A·S·费德勒 -专利权人：微软技术许可有限责任公司
申请日： 2015-08-31 - 公布日： 2020-03-03 - 主分类号： H03K5/13 文献下载
摘要：揭示了涉及用于高速I/O电路(100)的多相位时钟生成器(174，184)和数据采样器(142，156)的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线(图2：202a,b)的多相位时钟生成器(174)，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号(图2：CLK0‑9)。多相位时钟生成器(图2：200)还包括被配置用于至少部分基于沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号(图2：CLK0,5和TCLK0,5)的上升边缘和下降边缘来控制延迟线的控制电路(图2：204)。
多相时钟生成