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[发明专利]半导体集成电路器件及其制造方法-CN202210285504.7在审
发明人：黄瑄珪;金钟燮;金俊溶;朴永焕;朴俊赫;吴在浚;黄仁俊 -专利权人：三星电子株式会社
申请日： 2022-03-22 - 公布日： 2022-11-15 - 主分类号： H01L27/085 文献下载
摘要：一种半导体集成电路器件，包括：沟道层、势垒层、在势垒层上彼此间隔开的第一p型半导体层和第二p型半导体层；以及在第一p型半导体层和第二p型半导体层上的钝化层。钝化层可以使第一p型半导体层和第二p型半导体层中的至少一个的掺杂剂部分地失活。
半导体集成电路器件及其制造方法

[发明专利]半导体器件-CN202211022269.0在审
发明人：杜卫星;游政昇 -专利权人：英诺赛科（苏州）科技有限公司
申请日： 2020-10-20 - 公布日： 2022-11-11 - 主分类号： H01L27/085 文献下载
摘要：半导体器件包括衬底、第一氮化镓型高电子迁移率晶体管、第二氮化镓型高电子迁移率晶体管、第一内连接器、第二内连接器。衬底包括多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域，第一型掺杂半导体区域以及第二型掺杂半导体区域沿着第一方向延伸，且沿着第二方向交替排列。第一氮化镓型高电子迁移率晶体管及第二氮化镓型高电子迁移率晶体管配置在衬底的上方。第一内连接器配置在衬底上方，与第一氮化镓型高电子迁移率晶体管相邻，且第一内连接器的长度大于第一氮化镓型高电子迁移率晶体管。第二内连接器配置在衬底上方，与第二氮化镓型高电子迁移率晶体管相邻，且第二内连接器的长度大于第二氮化镓型高电子迁移率晶体管。
半导体器件

[发明专利]一种静电泄放自保护的p-GaN栅极结构增强型GaN HEMT器件-CN202210992037.1在审
发明人：魏应强;刘国柱;魏敬和;赵伟;魏轶聃;刘美杰;许磊 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2022-08-18 - 公布日： 2022-10-25 - 主分类号： H01L27/085 文献下载
摘要：本发明属于半导体器件及集成电路领域，公开了一种静电泄放自保护的p‑GaN栅极结构增强型GaN HEMT器件，包括第一GaN器件和第二GaN器件，两者之间通过注入隔离工艺形成高阻区隔断两者间的电连接；第一GaN器件用于实现功率开关器件功能；第二GaN器件用于静电泄放，保护第一GaN器件。本发明利用二极管的正向导通和反向击穿形成静电泄放通道，保护GaN HEMT器件；通过串并联第二GaN器件增加静电泄放电流，并在保证GaN HEMT器件正常工作的前提下实现静电泄放自保护。本发明可有效提高器件抗ESD电压等级，增强器件鲁棒性，提升器件可靠性。
一种静电保护 gan 栅极结构增强 hemt 器件

[发明专利]设置有多个高电子迁移率晶体管的电子组件-CN202210355110.4在审
发明人： M·诺恩盖拉德;T·欧埃克斯 -专利权人：埃克斯甘公司
申请日： 2022-04-06 - 公布日： 2022-10-18 - 主分类号： H01L27/085 文献下载
摘要：本公开涉及一种电子组件，该电子组件沿着堆叠方向从下表面延伸到通过边缘表面耦合的上表面，该组件包括沿着堆叠方向堆叠的至少两个基本模块，每个基本模块沿着堆叠方向从背侧到正侧包括分别称为背面晶体管和正面晶体管的两个高电子迁移率晶体管，这两个高电子迁移率晶体管由绝缘层分开并且共同具有源极电极、漏极电极和栅极电极，正面晶体管和背面晶体管的组件并联电连接，电子组件包括布置在每个基本模块正侧上的接触层，该接触层从所考虑的基本模块的正侧电接触所考虑的基本模块的栅极电极，每个接触层包括出现在边缘表面上的电接触点。
设置有多个高电子迁移率晶体管组件

[发明专利]包括两个高电子迁移率晶体管的电子设备-CN202210359870.2在审
发明人： M·诺恩盖拉德;T·欧埃克斯 -专利权人：埃克斯甘公司
申请日： 2022-04-06 - 公布日： 2022-10-18 - 主分类号： H01L27/085 文献下载
摘要：本公开涉及一种设置有两个高电子迁移率晶体管的电子设备，这两个高电子迁移率晶体管彼此堆叠并且共同具有源极电极、漏极电极和栅极电极。例如，这些电极中的每一个垂直于两个晶体管延伸。例如，源极电极和漏极电极电接触每个晶体管的导电沟道，使得上述沟道并联地电连接。
包括两个电子迁移率晶体管电子设备

[发明专利]具有多阈值电压的GaN基HEMT结构、其制备方法及应用-CN202210808044.1在审
发明人：钟耀宗;孙钱;高宏伟;郭小路;陈昕;杨勇;杨辉 -专利权人：广东中科半导体微纳制造技术研究院;中国科学院苏州纳米技术与纳米仿生研究所
申请日： 2022-07-07 - 公布日： 2022-10-11 - 主分类号： H01L27/085 文献下载
摘要：本申请公开了一种具有多阈值电压的GaN基HEMT、其制备方法及应用。所述HEMT结构包括沟道层和势垒层，沟道层与势垒层之间形成有二维电子气；势垒层至少具有第一、第二源极区，第一、第二栅极区，以及第一、第二漏极区；第一源极区、第一栅极区及第一漏极区相互配合，用于形成第一HEMT单元；第二源极区、第二栅极区及第二漏极区相互配合，用于形成第二HEMT单元；势垒层在第一栅极区的厚度小于在第二栅极区的厚度，使第一HEMT单元的阈值电压高于第二HEMT单元的阈值电压。本申请可以实现高、低阈值电压HEMT器件的晶圆级制备，制得的多阈值电压HEMT高度集成，且载流子迁移率高、阈值电压均匀性好，可以很好地满足高低阈值型逻辑电路的应用需求。
具有阈值电压 gan hemt 结构制备方法应用

[发明专利]半导体器件以及制造半导体器件的方法-CN202080003405.4有效
发明人：杜卫星;游政昇 -专利权人：英诺赛科（苏州）科技有限公司
申请日： 2020-10-20 - 公布日： 2022-09-16 - 主分类号： H01L27/085 文献下载
摘要：一种半导体器件，包括衬底、第一以及第二氮化镓型高电子迁移率晶体管、第一以及第二内连接器。衬底具有多个第一型以及第二型掺杂半导体区域。第一氮化镓型高电子迁移率晶体管配置在衬底的上方并覆盖衬底的第一区域。第二氮化镓型高电子迁移率晶体管配置在衬底的上方并覆盖第二区域。第一和第二区域不同。第一内连接器配置在衬底的上方并电气性连接衬底并形成第一介面。第二内连接器配置在衬底的上方并电气性连接衬底并形成第二介面。在交替排列的多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域之间形成了多个交界面，第一和第二介面由衬底中所形成的至少两个交界面隔开。
半导体器件以及制造方法

[发明专利]一种增强型与耗尽型HEMT器件的集成芯片及制备方法-CN202011526269.5有效
发明人：刘成;田野;何俊蕾;赵杰;郭德霄;叶念慈 -专利权人：厦门市三安集成电路有限公司
申请日： 2020-12-22 - 公布日： 2022-08-16 - 主分类号： H01L27/085 文献下载
摘要：本发明涉及一种增强型与耗尽型HEMT器件的集成芯片及制备方法，利用介质层的应力对器件阈值电压的影响与器件栅极线宽的相关性，对P型氮化物栅极层下方的势垒层应力进行调控，改变其极化电场强度，最终实现P型氮化物栅增强型和耗尽型HEMT器件的单片集成。在制备耗尽型半导体器件时，无需刻蚀栅金属下方的P型氮化物层，栅极金属与半导体接触界面不存在刻蚀损伤，可有效降低器件的栅漏电，提升器件开关电流比，降低功耗；本发明制备的增强型半导体器件，与常规P型氮化物栅增强型HEMT相比，P型氮化物栅极层下方的势垒层极化电场强度减弱，异质结界面极化电荷面密度减少，增强型半导体器件的阈值电压得到进一步提升。
一种增强耗尽 hemt 器件集成芯片制备方法

[发明专利]一种增强型与耗尽型HEMT集成器件及制备方法-CN202011529687.X有效
发明人：蔡文必;田野;刘成;何俊蕾;赵杰;郭德霄;叶念慈 -专利权人：厦门市三安集成电路有限公司
申请日： 2020-12-22 - 公布日： 2022-08-16 - 主分类号： H01L27/085 文献下载
摘要：本发明涉及一种增强型与耗尽型HEMT集成器件及制备方法，通过在P型氮化物栅极层上沉积不同应力的介质，对P型氮化物栅极层下方的势垒层应力进行调控，改变其极化电场强度，最终实现P型氮化物栅增强型和耗尽型HEMT器件的单片集成。在制备耗尽型半导体器件时，无需刻蚀栅金属下方的P型氮化物层，栅极金属与半导体接触界面不存在刻蚀损伤，可有效降低器件的栅漏电，提升器件开关电流比，降低功耗；本发明制备的增强型半导体器件，与常规P型氮化物栅增强型HEMT相比，P型氮化物栅极层下方的势垒层极化电场强度减弱，异质结界面极化电荷面密度减少，增强型半导体器件的阈值电压得到进一步提升。
一种增强耗尽 hemt 集成器件制备方法

[发明专利]一种增强型N沟道和P沟道GaN器件集成结构-CN202210643717.2在审
发明人：张龙;马杰;刘培港;刘斯扬;孙伟锋;时龙兴 -专利权人：东南大学;东南大学—无锡集成电路技术研究所
申请日： 2022-06-08 - 公布日： 2022-08-02 - 主分类号： H01L27/085 文献下载
摘要：一种增强型N沟道和P沟道GaN器件集成结构，包括衬底，在衬底上依次设铝氮成核层、铝氮镓缓冲层、氮化镓沟道层和铝镓氮势垒层，铝镓氮势垒层和氮化镓沟道层被隔离层分割；隔离层一侧设有P沟道器件，包括第一P型氮化镓层，在第一P型氮化镓层上依次设第一氮化镓隔离层和第一P+型氮化镓层，在第一P+型氮化镓层上设第一源、栅极和第一漏极，第一栅极陷入第一P+型氮化镓层，其间设有栅极介质层；在隔离层的另一侧设有N沟道器件，包括第二源极、第二P型氮化镓层和第二漏极，第二源、漏极分别位于第二P型氮化镓层的两侧，在第二P型氮化镓层上方依次设有第二氮化镓隔离层、第二P+型氮化镓层和第二栅极。
一种增强沟道 gan 器件集成结构

[发明专利]半导体装置结构及其形成方法-CN201910376157.7有效
发明人：傅传贤;佘绍煌 -专利权人：联发科技股份有限公司
申请日： 2019-05-07 - 公布日： 2022-07-12 - 主分类号： H01L27/085 文献下载
摘要：本发明公开一种半导体装置结构，包括：栅极结构，设置在基板上，沿第一方向延伸；第一外延结构，设有第一接触结构围绕所述第一外延结构；电源轨，与所述栅极结构和所述第一外延结构间隔开，其中所述电源轨沿第二方向延伸，所述第二方向垂直于所述第一方向；以及第二外延结构，由直接设置在所述电源轨的下方的第二接触结构围绕；其中所述第二外延结构电连接到所述电源轨。通过在电源轨下方形成第二外延结构并且将第二外延结构与电源轨电连接，可以有效地降低电源轨电阻，可以抑制IR压降，并且可以改善电子迁移。
半导体装置结构及其形成方法

[发明专利]一种实现氮化镓CMOS逻辑电路的结构-CN202210361085.0在审
发明人：刘斯扬;刘培港;孙媛;张龙;孙伟锋;时龙兴 -专利权人：东南大学;东南大学—无锡集成电路技术研究所
申请日： 2022-04-07 - 公布日： 2022-07-08 - 主分类号： H01L27/085 文献下载
摘要：一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。
一种实现氮化 cmos 逻辑电路结构

[实用新型]一种氮化镓衬底上反相器和环形振荡器-CN202220394893.2有效
发明人：梁烨;张元雷;朱昱豪;刘雯 -专利权人：西交利物浦大学
申请日： 2022-02-25 - 公布日： 2022-06-17 - 主分类号： H01L27/085 文献下载
摘要：一种氮化镓衬底上反相器和环形振荡器，包括：Si衬底；GaN缓冲层，形成于所述Si衬底上；GaN沟道层，形成于所述GaN缓冲层上；AlGaN势垒层，形成于所述GaN沟道层上；E‑mode器件和D‑mode器件，形成于所述AlGaN势垒层上，所述E‑mode器件和所述D‑mode器件的源极和漏极区域溅射Ti/Al/Ni/Au或Ti/Al/Ni/TiN或Ti/Al/W或Ti/Al/Ni/W的金属组合，所述D‑mode器件的有源区上覆盖耐高温掩膜；电荷隧穿层，形成于所述E‑mode器件和D‑mode器件上；电荷储存层，形成于所述电荷隧穿层上；电荷阻挡层，形成于所述电荷储存层上。本实用新型的氮化镓衬底上反相器和环形振荡器，运用电荷储存层实现E‑mode器件的方式，提出了一种在氮化镓衬底上用直接耦合场效应逻辑实现反相器和环形振荡电路的全新策略。
一种氮化衬底上反相器环形振荡器

[发明专利]一种单粒子效应加固的印刷转移GaN/Ga2-CN202210221675.3在审
发明人：赵胜雷;舒磊;张进成;刘爽;李同德;苏杰;王亮;赵元富;郝跃 -专利权人：西安电子科技大学;北京微电子技术研究所;北京时代民芯科技有限公司
申请日： 2022-03-09 - 公布日： 2022-06-03 - 主分类号： H01L27/085 文献下载
摘要：本发明公开了一种单粒子效应加固的印刷转移GaN/Ga2O3Cascode功率器件，低压增强型GaN HEMT的漏极Drain2和高压耗尽型Ga2O3FET的源极Source1相连通，低压增强型GaN HEMT的源极Source2和高压耗尽型Ga2O3FET的栅极Gate1相连通，低压增强型GaN HEMT和高压耗尽型Ga2O3FET之间连通的方式通过将各个外延片结构之间的相互印刷转移，形成单片集成。本发明采用上述结构的一种单粒子效应加固的印刷转移GaN/Ga2O3Cascode功率器件，实现新型的GaN与Ga2O3级联的增强型器件，降低航天系统的复杂度，提升器件的抗辐照能力，提高器件在宇航辐照环境应用下的单粒子烧毁阈值电压。
一种粒子效应加固印刷转移 gan ga base sub

[发明专利]一种单片集成GaN/Ga2-CN202210221722.4在审
发明人：赵胜雷;刘爽;张进成;舒磊;赵杜钧;李同德;王亮;赵元富;郝跃 -专利权人：西安电子科技大学;北京微电子技术研究所;北京时代民芯科技有限公司
申请日： 2022-03-09 - 公布日： 2022-06-03 - 主分类号： H01L27/085 文献下载
摘要：本发明公开了一种单片集成GaN/Ga2O3的Cascode增强型抗单粒子烧毁器件，包括Ga2O3FET结构和设置在所述Ga2O3FET结构右侧的GaN HEMT结构，Ga2O3FET结构和GaN HEMT结构均设置在衬底上，GaN HEMT结构和Ga2O3FET结构之间设置有第一钝化层；Ga2O3FET结构自下而上依次包括Ga2O3缓冲层和Ga2O3沟道层，Ga2O3沟道层的上方从左至右依次设置有第一源极、第一栅极和第一漏极；GaN HEMT结构自下而上依次包括AlN成核层、GaN缓冲层和AlGaN势垒层，AlGaN势垒层的上方从左至右依次设置有第二源极、p‑GaN层和第二漏极，p‑GaN层的上方设置有第二栅极。本发明采用上述结构实现了新型Ga2O3的增强型器件，降低了宇航系统的重量和复杂度，增加了器件的可靠性，提高了器件在宇航辐照环境应用下的单粒子烧毁阈值电压。
一种单片集成 gan ga base sub

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