专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]合封系统-CN202310459019.1在审
  • 雷永庆;李明;冯军 - 麦斯塔微电子(深圳)有限公司
  • 2023-04-18 - 2023-07-21 - H01L25/065
  • 本申请提供的合封系统中,包括母芯片以及多个子芯片组,子芯片组包括第一子芯片组以及第二子芯片组,第一子芯片组中的子芯片与母芯片电连接,且第一子芯片组中的子芯片依次电连接,第二子芯片组中的子芯片与母芯片电连接。其中,母芯片与多个子芯片一体封装,存在多个不同工艺节点的芯片,不同工艺节点的芯片实现不同的芯片功能。因此,采用本申请实施例提供的合封系统封装形成的封装芯片的功能齐全,呈现多样化,能够满足一封装芯片存在多个不同工艺节点的芯片的需求,一封装芯片可实现多个单独封装芯片提供的功能,可以避免封装材料和工序浪费,达到降低成本的效果。
  • 系统
  • [实用新型]基于双裸芯堆叠的DRAM模组封装结构-CN202320746509.5有效
  • 张韬;何国强 - 江苏华创微系统有限公司
  • 2023-04-07 - 2023-07-21 - H01L25/065
  • 本实用新型公开了一种基于双裸芯堆叠的DRAM模组封装结构,包括基材、位于下层的倒装芯片、位于上层的正装芯片和底部填充胶Underfill,倒装芯片倒装在基材上,正装芯片的背面与倒装芯片的背面互联,底部填充胶Underfill填充间隙,位于上层的正装芯片的正面进行球焊,焊线连接基材;塑封料包覆所述基于双裸芯堆叠的DRAM模组封装结构。优点,本堆叠结构,适用于一种特殊结构,底下倒装芯片,上方是正装芯片;且能解决堆叠芯片间的互联,并用Underfill工艺填充结构,使WB焊线时支撑平稳。故此结构既能实现芯片的堆叠减小封装面积,且能实现芯片间特定功能区的互联,缩短互联长度,改善产品电性能及可靠性。
  • 基于双裸芯堆叠dram模组封装结构
  • [发明专利]芯片堆叠中的时钟树布线-CN202180075208.8在审
  • 布莱恩·C·贾德 - 赛灵思公司
  • 2021-07-21 - 2023-07-14 - H01L25/065
  • 本文所述的示例总体涉及芯片堆叠中的时钟树布线。在示例中,多芯片器件包括芯片堆叠。该芯片堆叠包括芯片(102,104,106,108)。该芯片堆叠包括时钟树(902,904)。该时钟树的芯片内布线被包含在该芯片堆叠的一个逻辑芯片内。该芯片堆叠包括设置在相应芯片中的叶节点。该叶节点中的每个叶节点通过相应叶级连接桥(922,924)电连接到该时钟树。该相应叶级连接桥在芯片外方向上延伸通过多个该芯片。
  • 芯片堆叠中的时钟布线
  • [发明专利]封装结构以及封装方法-CN202111659429.8在审
  • 金吉松 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2021-12-30 - 2023-07-11 - H01L25/065
  • 一种封装结构以及封装方法,封装结构包括:第一芯片,包括相背的第一面和第二面;第一封装层,覆盖第一芯片的侧壁;第二芯片,贴合于第一封装层上,且在平行于第一芯片的第一面的投影面上,第二芯片与第一芯片之间具有重叠区域,第二芯片与第一芯片的第二面相对设置且与第一芯片电连接;第二封装层,位于所述第二芯片露出的所述第一封装层和第二芯片上,且所述第二封装层覆盖所述第二芯片的侧壁。本发明实施例的封装结构中,无需通过芯片桥,便能够实现第二芯片与第一芯片之间的电连接,有利于简化结构,并且缩短第二芯片与第一芯片之前的传输路径,进而提高第一芯片与第二芯片之间的通信速度。
  • 封装结构以及方法
  • [发明专利]芯片堆叠封装结构-CN202210746507.6有效
  • 赖振楠;刘清水 - 深圳宏芯宇电子股份有限公司
  • 2022-06-27 - 2023-07-11 - H01L25/065
  • 本发明提供了一种芯片堆叠封装结构,包括:基板,所述基板的第一表面具有多个第一焊盘和多个第二焊盘;叠于所述基板的第一芯片,所述第一芯片的第二表面包括多个覆盖第一焊盘并与第一焊盘电连接的第一焊脚;叠于基板的散热模组,所述散热模组包括第一凹槽、冷却液腔、入液口、出液口以及多根第一导电柱,所述第一凹槽的开口位于散热模组的第二表面,所述第一芯片经所述开口嵌入到所述第一凹槽内,且所述第一凹槽的侧壁和底壁突伸到所述冷却液腔内,每一所述第一导电柱的底端与基板的第一表面的一个第二焊盘电连接;叠于散热模组的第二芯片,且所述第二芯片的每一第二焊脚与一个第一导电柱的顶端电连接。本发明可极大提高电子芯片的散热效率。
  • 芯片堆叠封装结构
  • [发明专利]半导体芯片和包括半导体芯片的半导体封装-CN201910212737.2有效
  • 吴承桓;吴琼硕;金吉洙 - 三星电子株式会社
  • 2019-03-20 - 2023-07-04 - H01L25/065
  • 半导体封装可以包括封装基板、位于封装基板上的第一半导体芯片以及位于第一半导体芯片上的第二半导体芯片。第一半导体芯片包括:芯片基板,包括第一表面和与第一表面相对的第二表面;多个第一芯片焊盘,位于封装基板和芯片基板的第一表面之间,并且将第一半导体芯片电连接到封装基板;多个第二芯片焊盘,设置于芯片基板的第二表面上,并且位于第二半导体芯片与芯片基板的第二表面之间;多个再分布线,位于芯片基板的第二表面上,再分布线电连接至第二半导体芯片;多个接合线,将再分布线电连接至封装基板。
  • 半导体芯片包括封装
  • [发明专利]半导体器件-CN202111597670.2在审
  • 朱富成;李长祺 - 日月光半导体制造股份有限公司
  • 2021-12-24 - 2023-06-30 - H01L25/065
  • 本发明涉及一种半导体器件。该半导体器件包括:基板;第一芯片和第二芯片,横向并排间隔地设置在基板上方;电源整合模组,跨接于第一芯片和第二芯片上方,并且电连接至第一芯片和第二芯片;供电线,位于电源整合模组下方,并且从基板的上表面延伸至电源整合器的下表面。本发明提供的半导体器件,至少能够缩短供电线的走线路径。
  • 半导体器件
  • [发明专利]集成电路封装件及其形成方法-CN202310391095.3在审
  • 余振华;吴志伟;施应庆;卢思维 - 台湾积体电路制造股份有限公司
  • 2019-05-10 - 2023-06-27 - H01L25/065
  • 提供了集成电路封装件及其形成方法。方法包括:在晶圆上方堆叠多个集成电路管芯以形成管芯堆叠件。在所述管芯堆叠件上实施接合工艺。所述接合工艺将所述管芯堆叠件的相邻集成电路管芯彼此机械连接和电连接。在所述晶圆上方形成挡块结构。所述挡块结构环绕所述管芯堆叠件。在所述晶圆上方以及在所述管芯堆叠件和所述挡块结构之间形成第一密封剂。所述第一密封剂填充所述管芯堆叠件的相邻集成电路管芯之间的间隙。在所述晶圆上方形成第二密封剂。所述第二密封剂环绕所述管芯堆叠件、所述第一密封剂和所述挡块结构。
  • 集成电路封装及其形成方法
  • [发明专利]半导体封装-CN201710437131.X有效
  • 李乾实 - 三星电子株式会社
  • 2017-06-12 - 2023-06-23 - H01L25/065
  • 本发明公开了半导体封装,该半导体封装包括:第一半导体芯片,包括在第一半导体芯片中的硅通孔和在第一半导体芯片的上部分中的第一沟槽部分;第二半导体芯片,在第一半导体芯片的上表面上并且经由第一半导体芯片的硅通孔电连接到第一半导体芯片;以及在第一半导体芯片和第二半导体芯片之间的绝缘接合层。该绝缘接合层填充第一沟槽部分。
  • 半导体封装

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