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[发明专利]集成芯片结构及其形成方法-CN202210445953.3在审
发明人：钟于彰;陈奕寰;周建志;蔡宗杰;刘思贤;袁焕之;宋主名 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-04-26 - 公布日： 2023-06-06 - 主分类号： H01L21/8238 文献下载
摘要：一些实施例关于一种集成芯片结构。集成芯片结构包括具有第一组件区与第二组件区的衬底。多个第一晶体管组件配置在第一组件区中且分别包括配置在第一栅极结构的相对侧上的外延源极/漏极区。外延源极/漏极区包括外延材料。多个第二晶体管组件配置在第二组件区中且分别包括配置在第二栅极结构的相对侧上的注入源极/漏极区。虚设区包括一或多个虚设结构。一或多个虚设结构包括包含有外延材料的虚设外延区。
集成芯片结构及其形成方法

[发明专利]形成集成电路器件的方法及通过其形成的集成电路器件-CN202211490750.2在审
发明人：何铭;河大元;H.辛卡;朴宰贤;M.萨雷姆;R.帕克 -专利权人：三星电子株式会社
申请日： 2022-11-25 - 公布日： 2023-06-06 - 主分类号： H01L21/8238 文献下载
摘要：提供了集成电路器件和形成该集成电路器件的方法。该方法可以包括提供初步晶体管堆叠，该初步晶体管堆叠包括在衬底上的上牺牲层、在衬底和上牺牲层之间的上有源区、在衬底和上有源区之间的下牺牲层、以及在衬底和下牺牲层之间的下有源区。该方法还可以包括：在下有源区的相应的相反侧表面上形成下源极/漏极区；在下源极/漏极区的第一下源极/漏极区上形成初步覆盖层，初步覆盖层包括半导体材料；将初步覆盖层转变为包括绝缘材料的覆盖层；以及在上有源区的相应的相反侧表面上形成上源极/漏极区。
形成集成电路器件方法通过

[发明专利]LDMOS集成器件的制作方法-CN202111467541.1在审
发明人：许超奇;陈淑娴;马春霞;张仪;徐鹏龙;林峰;曹瑞彬 -专利权人：无锡华润上华科技有限公司
申请日： 2021-12-03 - 公布日： 2023-06-06 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供的LDMOS集成器件的制作方法中，提供的半导体基底具有NLDMOS区和PLDMOS区；接着，于半导体基底上形成NLDMOS区上的介质层和PLDMOS区上的介质层，于NLDMOS区上的介质层上和/或PLDMOS区上的介质层上形成应力材料层，NLDMOS区上的介质层的厚度大于所述PLDMOS区上的介质层的厚度；然后，执行热处理，以调整应力材料层的应力，提升器件的电子迁移率；再去除应力材料层。如此，能够提升NLDMOS器件和/或PLDMOS器件的电子迁移率，实现在同一工艺流程中同时制备高性能NLDMOS和高性能PLDMOS；而且，NLDMOS区上的介质层的厚度大于PLDMOS区上的介质层的厚度，即既能使NLDMOS区的Big contact下的介质层厚度满足其RESURF需求，又能使PLDMOS区的Big contact下的介质层厚度满足其RESURF需求，可以整体提升LDMOS集成器件的Big contact的RESURF能力。
ldmos 集成器件制作方法

[发明专利]半导体结构及其制作方法-CN201980102498.3有效
发明人：程凯 -专利权人：苏州晶湛半导体有限公司
申请日： 2019-12-05 - 公布日： 2023-06-06 - 主分类号： H01L21/8222 文献下载
摘要：本申请提供了一种半导体结构及其制作方法，制作方法中，提供第一P型半导体层，在第一P型半导体层上依次形成N型半导体层与第二P型半导体层，第一P型半导体层、N型半导体层以及第二P型半导体层都包括GaN基材料；其中，所提供的第一P型半导体层中，控制上表面为Ga面；形成N型半导体层时，控制上表面为N面；形成第二P型半导体层时，控制上表面为N面。利用湿法刻蚀的方向性，使得从第二P型半导体层的N面开始刻蚀，自动停止于第一P型半导体层的Ga面，可以避免第一P型半导体层的过刻蚀以及空穴载流子浓度下降。之后干法刻蚀第二P型半导体层，停止于N型半导体层的上表面，有利于降低N型半导体层的电连接结构的接触电阻。
半导体结构及其制作方法

[发明专利]降低外延电阻的方法-CN202310150236.2在审
发明人：岳双强;汪韬;李妍;辻直树 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-02-21 - 公布日： 2023-06-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种降低外延电阻的方法，提供半导体结构，在半导体结构至少包括：NMOS区域的源漏区和栅极叠层；PMOS区域的源漏区和栅极叠层；源漏区以及栅极上覆盖有第一保护层；利用光刻和刻蚀打开PMOS区域上的第一保护层，形成位于栅极叠层侧壁的第一侧墙；在PMOS区域的源漏区上形成第一包含离子掺杂的第一外延层和位于第一外延层上的第一帽层；对PMOS区域的源漏区进行快速热退火处理，使得第一外延层中的掺杂离子扩散至侧墙底部的区域第一外延层；去除剩余的第一保护层，之后形成覆盖NMOS区域和PMOS区域的第二保护层。本发明降低了PMOS源漏区到栅极边缘的沟道电阻，改善了器件的Idsat(饱和电流)、Ioff(关态电流)性能。
降低外延电阻方法

[发明专利]高压互补式金属氧化物半导体元件及其制造方法-CN202210464863.9在审
发明人：翁武得;熊志文;杨大勇 -专利权人：立锜科技股份有限公司
申请日： 2022-04-29 - 公布日： 2023-06-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种高压互补式金属氧化物半导体元件及其制造方法。高压互补式金属氧化物半导体元件包括：半导体层、多个绝缘区、以同一离子注入工艺步骤形成的第一高压N型阱区与第二高压N型阱区、以同一离子注入工艺步骤形成的第一高压P型阱区与第二高压P型阱区、以同一蚀刻工艺步骤蚀刻一漂移氧化层而形成的第一漂移氧化区与第二漂移氧化区、以同一蚀刻工艺步骤蚀刻一多晶硅层，而形成的第一栅极与第二栅极、N型源极与N型漏极、以及P型源极与P型漏极。
高压互补金属氧化物半导体元件及其制造方法

[发明专利]一种CMOS结构的形成方法及CMOS结构-CN202310092505.4在审
发明人：王定树;朱作华 -专利权人：上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
申请日： 2023-01-31 - 公布日： 2023-06-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种CMOS结构的形成方法，包括步骤：提供包括PMOS器件区和NMOS器件区的衬底，在PMOS器件区和NMOS器件区上形成有栅极结构；在衬底和栅极结构上形成氮化物层，并对氮化物层进行第一次刻蚀，以在栅极结构的两侧形成第一侧墙；形成氧化物层，并对氧化物层进行第二次刻蚀，以在第一侧墙外形成第二侧墙；形成仅暴露PMOS器件区的图案化光阻层；以图案化光阻层为掩膜，对PMOS器件区进行第三次刻蚀，以去除PMOS器件区的第二侧墙。本发明提供的CMOS结构的形成方法可形成较小侧墙宽度的PMOS器件和较大侧墙宽度的NMOS器件，可有效降低NMOS器件的热载流子注入效应的同时，提高PMOS器件的饱和电流，从而提高CMOS结构的性能。本发明还提供一种CMOS结构。
一种 cmos 结构形成方法

[发明专利]一种自对准四重图形形成方法-CN202010426156.1有效
发明人：杨渝书;王伯文;伍强;李艳丽 -专利权人：上海集成电路研发中心有限公司
申请日： 2020-05-19 - 公布日： 2023-06-02 - 主分类号： H01L21/8234 文献下载
摘要：本发明公开了一种自对准四重图形形成方法，包括：在衬底上依次形成第二芯轴层和第一芯轴层；形成第一芯轴图形；在第一芯轴图形侧壁上形成第一侧墙图形，并去除下方的第二芯轴层材料，形成第二芯轴中间图形；去除第一芯轴图形和下方的第二芯轴中间图形材料，形成具有竖直侧壁形貌的第二芯轴图形；去除第一侧墙图形；在第二芯轴图形上形成第二侧墙图形；去除第二芯轴图形，在衬底上形成第二侧墙图形。本发明能够有效避免图形的不对称形貌传递问题，并降低了工艺难度。
一种对准图形形成方法

[发明专利]反向电压40V或60V桥式整流电路的集成制作方法-CN202010166234.9有效
发明人：张志向;邓春茂 -专利权人：天水天光半导体有限责任公司
申请日： 2020-03-11 - 公布日： 2023-06-02 - 主分类号： H01L21/8222 文献下载
摘要：本发明是一种反向电压40V或60V桥式整流电路的集成制作方法，步骤为：a、衬底硅片清洗b、初始氧c、埋层光d、注入砷e、砷退火f、漂片g、清洗：h、初始氧化i、下隔离光刻j、注入硼，k、下隔离推结m、漂片n、清洗o、外延，P、衬底硅片清洗Q、初始氧化R、上隔离光刻T、硼扩散U、隔离扩散V、漂硼硅玻璃W、清洗X、氧化Y、N+光刻Z、清洗AA、磷扩散BB、磷再扩散CC、P+环光刻DD、硼离子注入EE、退火FF、引线孔光刻GG、清洗HH、Ni势垒金属蒸发II、硅化物形成JJ、Ni硅化物腐LL、正面金属Al蒸发MM、金属反刻。优点：采用这种工艺电路一致性好，封装体积小，封装良率高。
反向电压 40 60 整流电路集成制作方法

[发明专利]一种基于HVCMOS平台的MOS器件及其制造方法-CN202211696822.9在审
发明人：石金成;杨小华 -专利权人：深圳市创芯微微电子有限公司
申请日： 2022-12-28 - 公布日： 2023-05-30 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了一种基于HVCMOS平台的MOS器件及其制造方法，涉及半导体集成电路制造技术领域，该方法包括：在衬底上制作第一阱区和第二阱区；在所有的阱区侧制作硬掩膜；在第二阱区的上方注入杂质，使得第二阱区中的场氧隔离区下方形成N‑漂移区；在所有的场氧隔离区制作场氧化物；去除硬掩膜，在对第一阱区内用于形成第一MOS器件的源极、漏极和栅极的有源区进行N型杂质防贯通注入时，同时对第二阱区内用于形成源极和漏极的有源区进行N型杂质防贯通注入；制作栅极并在P‑离子区注入N+离子后进行退火激活；在所述第一MOS器件和所述第二MOS器件上形成源极、漏极和栅极后得到制作好的MOS器件；该方法有效的降低了MOS器件的制造成本。
一种基于 hvcmos 平台 mos 器件及其制造方法

[发明专利]互补场效应晶体管(CFET)中源极和漏极材料的外延生长-CN202180060759.7在审
发明人：林锡伟;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-07-15 - 公布日： 2023-05-30 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种在互补场效应晶体管(CFET)的层级上执行源极和漏极的外延生长的方法。该方法包括在未完成的CFET结构的垂直沟道中沉积第一阻挡材料(302)，在CFET的上层级的表面处氧化硅以提供一个或多个二氧化硅保护层(312)，从CFET的下层级蚀刻硅的部分以形成暴露于垂直沟道的横向凹陷，以及在未完成的CFET结构的下层级中执行硅外延生长。此外，在下层级上的硅外延生长之后，该方法包括在垂直沟道中沉积第二阻挡材料(342)以覆盖下层级中的硅外延生长的至少一部分，移除二氧化硅保护层，以及在上层级上执行外延生长。
互补场效应晶体管 cfet 中源极材料外延生长

[发明专利]环栅纳米片场效应晶体管和制备方法-CN202080103377.3在审
发明人：许俊豪;贝尼斯坦特·弗朗西斯·莱昂内尔;侯朝昭 -专利权人：华为技术有限公司
申请日： 2020-10-22 - 公布日： 2023-05-30 - 主分类号： H01L21/8238 文献下载
摘要：一种环栅纳米片场效应晶体管(100)和制备方法，该纳米片场效应晶体管(100)包括：衬底(10)，设置于所述衬底(10)表面的半导体凸起(11)；形成于所述半导体凸起(11)的两侧、并覆盖所述衬底(10)表面的绝缘层(12)，所述绝缘层(12)的表面的高度小于所述半导体凸起(11)的高度；间隔形成于所述半导体凸起(11)的上方的多个纳米片(13)；采用该纳米片场效应晶体管(100)的结构，可以降低纳米片场效应晶体管(100)的漏电流，提高纳米片场效应晶体管(100)的开关速度。
纳米场效应晶体管制备方法

[发明专利]半导体垂直场效应器件制备方法-CN202111429862.2在审
发明人：孟敬恒;罗杰;孙红波 -专利权人：北京超弦存储器研究院
申请日： 2021-11-29 - 公布日： 2023-05-30 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供了一种半导体垂直场效应器件制备方法，包括以下步骤：S100对晶圆进行加工形成栅极部位暴露的垂直场效应器件雏形，对暴露的栅极部位进行各向同性刻蚀，形成栅极的门槽；S200采用氧化生长在栅极形成氧化层；S300在门槽中填充金属形成自对准字线；S400采用外延生长工艺在晶圆的硅表面上部形成漏极。本发明在制备过程中可以根据需要精确地进行晶体管通道的长度及直径和栅极字线的高度和厚度调节，同时可以使栅极氧化层和位线金属的底部平整度更好，从而调节电流，减少漏电，由于位线整体集成，工艺流程简化，降低了制备成本。
半导体垂直场效应器件制备方法

[发明专利]半导体结构的制作方法及半导体结构-CN202210205194.3在审
发明人：罗杰;平延磊 -专利权人：北京超弦存储器研究院
申请日： 2022-03-02 - 公布日： 2023-05-30 - 主分类号： H01L21/8234 文献下载
摘要：本公开提供一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：形成基底，基底包括有源区和至少一个栅极结构组，每个栅极结构组包括多个间隔的栅极结构，栅极结构包括栅极以及覆盖栅极侧面的第一栅介质层，有源区的沟道区覆盖栅极结构组内的各个栅极结构的至少部分侧面；在基底上形成源极和漏极，源极与有源区的源区接触，漏极与有源区的漏区接触。本公开提供的方法通过在基底上形成多个间隔的栅极结构，每个栅极结构的栅极通过第一栅介质层与有源区分隔，进而能够通过多个栅极结构控制同一组源极和漏极之间电流的导通和断开，实现“与”、“或”等逻辑电路的基础上，减少接触点，增加了集成度。
半导体结构制作方法

[发明专利]电容器-CN201880047281.2有效
发明人：竹内雅树;芦峰智行 -专利权人：株式会社村田制作所
申请日： 2018-08-30 - 公布日： 2023-05-30 - 主分类号： H01L21/822 文献下载
摘要：具备：基材(110)，其具有相互对置的第一主面(110A)以及第二主面(110B)，并在第一主面(110A)侧形成有多个沟道部(111)；介电膜(130)，其在基材(110)的第一主面(110A)侧设置在包含多个沟道部(111)的内侧的区域；导电体膜(140)，其设置在包含多个沟道部(111)的内侧的区域且设置在介电膜(130)之上；以及焊盘(161)，其与导电体膜(140)电连接，多个沟道部(111)在从基材(110)的第一主面(110A)的法线方向俯视时，避开焊盘(161)的周围的区域中沿与焊盘(161)电连接的焊线(162)延伸的第一方向X的第一区域(101)而设置在沿与第一方向X交叉的第二方向Y的第二区域(102)。
电容器