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[发明专利]通过将经校正数据放置在存储器侧高速缓存中进行按需擦除的方法-CN202180063807.8在审
发明人： B·霍尔农;D·帕特里克 -专利权人：美光科技公司
申请日： 2021-06-30 - 公布日： 2023-05-30 - 主分类号： G11C16/10 文献下载
摘要：描述与小芯片相关的系统、设备和方法。基于小芯片的系统可包含用以控制对存储阵列的存取的存储器控制器小芯片，且所述存储器控制器小芯片可有助于错误校正和高速缓存管理，其方式为使数据读取序列的中断最小化以将来自先前读取的经校正数据写回到所述存储阵列中。举例来说，可在所述存储器系统的存储器控制器装置处从请求装置接收读取命令。可获得响应于所述读取命令的数据且确定所述数据包含可校正错误。所述数据可以经校正、传输到所述请求装置且写入到所述存储器控制器装置的高速缓存，且指示数据是有效和脏的(例如，包含错误或经校正错误)。响应于高速缓存逐出事件，将所述数据写回到所述存储器阵列。
通过校正数据放置存储器高速缓存进行擦除方法

[发明专利]基于深P阱工艺的非易失性存储器结构-CN202110438849.7有效
发明人：宁丹 -专利权人：成都锐成芯微科技股份有限公司
申请日： 2021-04-23 - 公布日： 2023-05-30 - 主分类号： G11C16/10 文献下载
摘要：本发明涉及一种具有深P阱的电可编程可擦除的非易失性存储器，包含至少一个非易失性存储单元，构建在一个P型衬底上，其中每个非易失性存储单元包含：一个深N阱，位于所述P型衬底中；一个深P阱，位于深N阱上；一个N阱和一个P阱，位于深P阱中；一个PMOS浮栅晶体管和一个PMOS选择晶体管相邻并串联，位于N阱中，其中浮栅晶体管包含一个浮栅及其下面的浮栅氧化物，选择晶体管包含一个选择栅及其下面的选择栅氧化物；一个NMOS电容位于P阱中，其中该NMOS电容包含一个位于P阱中的N掺杂区及其上方的NMOS栅氧化物；浮栅包含多晶硅栅极，该多晶硅栅极覆在PMOS浮栅氧化物上，并延伸覆盖在NMOS栅氧化物上。该存储器具有更小的尺寸和更低的操作电压。
基于工艺非易失性存储器结构

[发明专利]快闪存储器及其控制方法-CN202010461072.1有效
发明人：荒川贤一;冈部翔 -专利权人：华邦电子股份有限公司
申请日： 2020-05-27 - 公布日： 2023-05-23 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器及控制方法。本发明的存储器包括：多个存储平面，各所述存储平面包括多个NAND字串，各所述NAND字串在选择晶体管与存储单元之间配置虚拟单元；快闪存储器的NAND字串包含：源极线侧选择晶体管，源极线侧的虚拟单元，多个存储单元，位线侧的虚拟单元，以及位线侧选择晶体管。本发明的快闪存储器控制方法包含：在所选择的区块抹除后，对连接该区块的虚拟单元的虚拟字线施加编程电压，以将虚拟单元编程为编程状态之步骤。根据本发明，通过将NAND字串当中的虚拟单元编程为编程状态，能够在非操作时或非选择时，抑制流入NAND字串这种不期望的电流产生。
闪存及其控制方法

[发明专利]存储装置、包括存储装置的系统以及操作存储装置的方法-CN201710628774.2有效
发明人：朴贤哲;安峻乎;薛峰官 -专利权人：三星电子株式会社
申请日： 2017-07-28 - 公布日： 2023-05-23 - 主分类号： G11C16/10 文献下载
摘要：本申请提供一种存储装置、包括存储装置的系统以及操作存储装置的方法。所述方法包括从主机装置接收写入任务。该方法还包括将写入任务存储在包括在存储装置中的任务队列中。从主机装置接收写入执行命令。该方法包括响应于写入执行命令执行写入任务，并且在将写入任务存储在任务队列中之后以及在接收到写入执行命令之前执行存储装置的内部管理操作。在接收到写入执行命令之前，通过在排队阶段和就绪阶段期间预先执行诸如数据备份操作的内部管理操作来减少存储装置对写入执行命令的响应时间，从而提高系统性能。
存储装置包括系统以及操作方法

[发明专利]写入辅助电路、存储器及写入操作方法-CN201911359172.7有效
发明人：陈依雅;张捷;刘雯 -专利权人：上海华力微电子有限公司
申请日： 2019-12-25 - 公布日： 2023-05-23 - 主分类号： G11C16/10 文献下载
摘要：本发明提供了一种写入辅助电路，包括：输入信号控制模块、延迟模块、档位选择模块以及负电压产生模块，所述档位选择模块产生一数值可调的第一正电压，负电压产生模块将第一正电压转变为第一负电压，使得写入辅助电路能够给后级电路提供数值可调的负电压。进一步的，本发明还提供一种存储器，包括：存储器单元阵列、选择模块、写操作控制模块以及写入辅助电路。进一步的，本发明还提供一种写入操作方法，包括：写入辅助电路向写操作控制模块提供所述第一负电压，所述写操作控制模块产生第二负电压以及第二正电压并提供给所述存储器单元阵列，增大所述存储单元阵列的位线输入端的电压差，使得存储器的写入操作更容易，提高写入速度。
写入辅助电路存储器操作方法

[发明专利]数据传输电路和包括该数据传输电路的非易失性存储器件-CN202211090252.9在审
发明人：宋垠珍;姜景太;金相录;尹治元;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-09-07 - 公布日： 2023-05-19 - 主分类号： G11C16/10 文献下载
摘要：一种数据传输电路和包括该数据传输电路的非易失性存储器件。所述非易失性存储器件中的所述数据传输电路包括第一中继器、第二中继器和信号线。所述信号线连接所述第一中继器和所述第二中继器，并且包括交替布置的第一组信号线和第二组信号线。所述第一中继器包括在第一操作模式下激活的第一组中继器和在第二操作模式下激活的第二组中继器。所述第二中继器包括第三组中继器和第四组中继器，所述第三组中继器在所述第一操作模式下被激活并且通过在所述第二操作模式下被浮置的所述第一组信号线连接到所述第一组中继器，所述第四组中继器在所述第二操作模式下被激活并且通过在所述第一操作模式下被浮置的所述第二组信号线连接到所述第二组中继器。
数据传输电路包括非易失性存储器

[发明专利]基于单线接口的非易失性存储器烧录系统、方法、设备-CN202111516893.1在审
发明人：高夫;周旭东;汪毅 -专利权人：昕原半导体（上海）有限公司
申请日： 2021-12-13 - 公布日： 2023-05-16 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种基于单线接口的非易失性存储器烧录系统、方法、设备，首先通过充电泵抬升单线接口的电压以形成增高电压，再由电源管理模块监控该增高电压，以根据该增高电压形成监控信息，再根据监控信息判断增高电压是否有效，并根据增高电压是否有效调整非易失性存储器的烧录，如此，不需要额外的供电便可实现非易失性存储器烧录，减少对单线接口供电能力的依赖性，简化了非易失性存储器的供电系统，节省供电IO，降低成本。
基于单线接口非易失性存储器系统方法设备

[发明专利]一种自校准电流编程及电流计算型存内计算电路及其应用-CN202310287511.5有效
发明人：唐希源;宋嘉豪;王源;王润声;黄如 -专利权人：北京大学
申请日： 2023-03-23 - 公布日： 2023-05-16 - 主分类号： G11C16/10 文献下载
摘要：本发明提供了一种自校准电流编程及电流计算型存内计算电路及其应用，属于新型存储与计算技术领域。本发明的计算单元由两个电流编程多值eDRAM单元通过伪差分组合构成，电流编程多值eDRAM单元由三个晶体管与一个存储电容构成，三个晶体管分别为一个写入管和两个自共源共栅连接的读出晶体管，利用电流编程电路实现存内计算电路的操作。相比于传统的电压编程电流计算型存内计算电路，本发明电流编程与电流计算能够让模拟存内计算有更高的精度与能效，对电压、温度和工艺涨落有更好的鲁棒性，具有广阔的应用前景。
一种校准电流编程计算型存内电路及其应用

[发明专利]具有改进的编程和擦除操作的存储器装置及其操作方法-CN201910738948.X有效
发明人：李丙仁;朴熙中;沈根守;李相宪;卓在日 -专利权人：爱思开海力士有限公司
申请日： 2019-08-12 - 公布日： 2023-05-16 - 主分类号： G11C16/10 文献下载
摘要：具有改进的编程和擦除操作的存储器装置及其操作方法。一种存储器装置包括：具有共享源极线的多个存储块的存储器单元阵列；用于对多个存储块当中的被选存储块执行编程操作和擦除操作的外围电路；以及用于控制外围电路的控制逻辑。控制逻辑将外围电路控制为使得多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的与源极线相邻的一些源极选择晶体管在编程操作期间的源极线预充电操作中被浮置。
具有改进编程擦除操作存储器装置及其操作方法

[发明专利]减少信号路径的占空比退化-CN202211388970.4在审
发明人： R·A·鲁瓦耶 -专利权人：美光科技公司
申请日： 2022-11-08 - 公布日： 2023-05-12 - 主分类号： G11C16/10 文献下载
摘要：本申请涉及减少信号路径的占空比退化。在一些实例中，存储器系统可在所述存储器系统的连续活动时段期间交替包含一组晶体管的信号线或信号路径的极性。在一些情况下，存储器装置可包含被配置成使用第一极性或第二极性操作信号的反转控制组件。所述反转控制组件可在所述存储器系统进入活动时段时接收指示，并且可相应地在连续活动时段期间交替或反转所述信号路径的所述极性。在一些实例中，所述信号路径可与一或多个输出组件耦合，所述一或多个输出组件可在所述反转控制组件已反转所述信号路径的所述极性时使来自所述信号路径的信号去反转。
减少信号路径退化

[实用新型]一种EEPROM芯片写操作开放结构和写码工装-CN202223540503.7有效
发明人：方刘海;陈翔 -专利权人：博创科技股份有限公司
申请日： 2022-12-29 - 公布日： 2023-05-12 - 主分类号： G11C16/10 文献下载
摘要：本实用新型提供了一种EEPROM芯片写操作开放结构及写码工装，在EEPROM芯片的WP引脚接电阻R2，电阻R2与金手指的两个引脚中的第一引脚通过产品内部电路连接，金手指的所述两个引脚为金手指与外部写码工装连接的引脚；所述外部写码工装的与所述第一引脚相连的引脚接地而不接电源。本实用新型不需要在EEPROM芯片U1的WP引脚上贴电阻接地，也不需在产品内部采用MCU芯片实现写码控制，本实用新型可以直接利用写码工装；通过写码工装控制wp引脚为低电平实现读/写功能，减少对EEPROM芯片的取电阻(写完信息后，取掉EEPROM上的接地电阻)的操作，操作简单且节约工时成本。
一种 eeprom 芯片操作开放结构工装

[发明专利]非易失性存储器和包括该非易失性存储器的存储装置-CN202211073405.9在审
发明人：朴相元;郑原宅;李汉埈;全秀昶 -专利权人：三星电子株式会社
申请日： 2022-09-02 - 公布日： 2023-05-09 - 主分类号： G11C16/10 文献下载
摘要：提供了一种非易失性存储器和一种包括该非易失性存储器的存储装置。该非易失性存储器可以包括：第一存储器单元阵列，其包括连接到第一串选择线的第一选择晶体管；第二存储器单元阵列，其包括连接到通过第一切割线与第一串选择线间隔开的第二串选择线的第二选择晶体管；以及外围电路。外围电路可以将第一编程电压提供到第一选择晶体管，将与第一编程电压不同的第二编程电压提供到第二选择晶体管，响应于第一编程电压用第一阈值电压对第一选择晶体管进行编程，并且响应于第二编程电压用具有大于第一阈值电压的电平的电平的第二阈值电压对第二选择晶体管进行编程。
非易失性存储器包括存储装置

[发明专利]无感扩容的Nor Flash、感知电路及电子设备-CN202310016992.6有效
发明人：黎永健;彭永林;李文菊;饶锦航 -专利权人：芯天下技术股份有限公司
申请日： 2023-01-06 - 公布日： 2023-05-09 - 主分类号： G11C16/10 文献下载
摘要：本发明涉及集成电路技术领域，具体公开了一种无感扩容的Nor Flash、感知电路及电子设备，其中，感知电路包括：多个分别与不同副芯片连接的开漏pad；上拉电阻，其第一端与所有开漏pad的输出端连接，其第二端连接供电电压；晶体管，其第一端与上拉电阻的第一端连接，其第二端接地，其第三端连接主芯片；非门，其输入端与上拉电阻的第一端连接；第一选择器，其选择控制端与非门输出端连接，其一输入端输入高电平信号；寄存器，其触发输入端与第一选择器的输出端连接，其输出端与第一选择器的另一输入端连接；该感知电路无需每个存储芯片主动返回状态便能实现对所有存储芯片的运行状态的在线监测。
扩容 nor flash 感知电路电子设备

[发明专利]三维存储设备、包括其的存储系统及对其进行编程的方法-CN202180001136.2有效
发明人：李海波;秦周铉;张超 -专利权人：长江存储科技有限责任公司
申请日： 2021-04-01 - 公布日： 2023-05-05 - 主分类号： G11C16/10 文献下载
摘要：提供了一种用于对三维(3D)存储设备进行编程的方法。3D存储设备具有多个存储串，多个存储串具有垂直堆叠的存储单元，且每个存储单元可通过字线和位线寻址。对3D存储设备进行编程的方法包括以下步骤：在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。
三维存储设备包括存储系统进行编程方法

[发明专利]具有数据掩码的高速存储器器件-CN202180001821.5有效
发明人：邓春菲;杨诗洋 -专利权人：长江存储科技有限责任公司
申请日： 2021-06-03 - 公布日： 2023-05-02 - 主分类号： G11C16/10 文献下载
摘要：本公开的方面提供了一种半导体器件。例如，半导体器件可以包括第一串并转换器、第二串并转换器以及耦合到第一串并转换器和第二串并转换器的写入数据转换器。第一串并转换器可以被配置为基于一组写入时钟信号将串行数据转换为并行数据，因此并行数据具有关于该组写入时钟信号的第一时序对准。第二串并转换器可以被配置为基于该组写入时钟信号生成掩码图案，因此掩码图案具有关于该组写入时钟信号的第二时序对准。写入数据转换器可以被配置为基于并行数据和掩码图案生成有效数据。
具有数据掩码高速存储器器件