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[发明专利]具有三元激活的存储器内计算-CN202280019411.8在审
发明人： S·A·米雷杰;A·斯里瓦斯塔瓦;S·瓦德瓦;R·李;S·莫汉 -专利权人：高通股份有限公司
申请日： 2022-03-10 - 公布日： 2023-10-27 - 主分类号： G11C11/54 文献下载
摘要：提供了一种存储器内计算位单元，该位单元包括用于对存储位进行存储的交叉耦合的反相器对。存储器内计算位单元包括由开关对形成的逻辑门，用于将存储位与输入向量位相乘。控制器在操作的计算阶段期间响应于符号位来控制该开关对，并且在操作的执行阶段期间响应于幅度位来控制该开关对。
具有三元激活存储器计算

[发明专利]基于SRAM的双倍数据存储容量的存内计算方法和装置-CN202310980955.7在审
发明人：杨建磊;段岑林;何啸林;赵巍胜 -专利权人：北京航空航天大学
申请日： 2023-08-04 - 公布日： 2023-10-20 - 主分类号： G11C11/54 文献下载
摘要：本发明提供了一种基于SRAM的双倍数据存储容量的存内计算方法和装置，方法包括：基于神经网络数据集训练权重输出模型输出具有按位互补关系的权重信号；将具有按位互补关系的权重信号写入SRAM的交叉耦合反相器Q和QB中；提供一对逻辑计算模块分别耦合至SRAM的BL及BLB位线上；提供输入驱动器连接至一对逻辑计算模块，为其提供一对相同或不同的输入信号；逻辑计算模块将一对输入信号分别和SRAM中一对按位互补的权重信号进行逻辑计算；将逻辑计算模块的输出通过加法树进行加法运算，然后送入移位累加模块做移位累加；将移位累加结果进行后处理后输出。本发明可以提高一倍计算并行度，能够带来存内计算性能的大幅提升。
基于 sram 双倍数据存储容量计算方法装置

[发明专利]使用非易失性半导体存储元件的神经网络运算电路-CN201880057229.5有效
发明人：河野和幸;小野贵史;中山雅义;持田礼司;早田百合子 -专利权人：松下控股株式会社
申请日： 2018-08-29 - 公布日： 2023-08-29 - 主分类号： G11C11/54 文献下载
摘要：在根据输入数据(x0～xn)与耦合权重系数(w0～wn)的积和运算结果将输出数据(y)输出的神经网络运算电路中，具备运算机构(PU0～PUn)，该运算机构中，非易失性半导体存储元件(RP)和单元晶体管(T0)串联连接在数据线(BL0、SL0)之间，非易失性半导体存储元件(RN)和单元晶体管(T1)串联连接在数据线(BL1、SL1)之间，在单元晶体管(T0、T1)的栅极连接有字线(WL0～WLn)；在RP、RN中保存耦合权重系数(w0～wn)，字线选择电路(30)根据x0～xn将WL0～WLn设为选择状态或非选择状态，判定电路(50)通过判定流过BL0、BL1的电流值，将输出数据(y)输出。
使用非易失性半导体存储元件神经网络运算电路

[发明专利]用于更新模拟交叉型阵列的稀疏可修改比特长度确定性STIC脉冲生成-CN202180061363.4在审
发明人：金世荣;O·奥南;T·戈克曼;M·拉施 -专利权人：国际商业机器公司
申请日： 2021-06-29 - 公布日： 2023-05-16 - 主分类号： G11C11/54 文献下载
摘要：提供了用于更新模拟交叉型阵列的计算机实现的方法、系统和计算机程序产品的实施例。实施例包括接收在矩阵乘法中被使用的数目以表示使用针对交叉型阵列的脉冲生成，以及接收第一比特长度以表示该数目，其中该比特长度是可修改的比特长度。实施例还包括选择具有第一比特长度的脉冲序列中的脉冲位置以表示该数目，使用该脉冲序列中所选择的脉冲位置来执行计算，以及使用该计算来更新交叉型阵列。
用于更新模拟交叉阵列稀疏修改比特长度确定性 stic 脉冲生成

[发明专利]存储器单元、存储器单元系统和制造存储器单元的方法-CN201780064786.5有效
发明人：安田岳雄;细川浩二;石井正俊 -专利权人：三星电子株式会社
申请日： 2017-10-25 - 公布日： 2023-05-02 - 主分类号： G11C11/54 文献下载
摘要：一种存储器单元结构，包括：包含多个单元组件的突触存储器单元，所述多个单元组件中的每一个包括至少一个单位单元；多个写入线，被配置为将突触状态写入该突触存储器单元，所述多个写入线中的每一个用于通过将第二组预定数量的状态写入到所述多个单元组件的相应单元组件中包括的单位单元而将第一组预定数量的状态写入所述相应单元组件，所述第一组依赖于所述第二组和包括在所述相应单元组件中的至少一个单位单元的数量；读取线，被配置为从突触存储器单元读取突触状态，所述读取线被用于同时从所述多个单元组件的全体读取所述第一组预定数量的状态之一。
存储器单元系统制造方法

[发明专利]基于多比特SRAM单元的定点全精度存内计算电路-CN202210549764.0有效
发明人：贺雅娟;骆宏阳;王梓霖;张波 -专利权人：电子科技大学
申请日： 2022-05-20 - 公布日： 2023-04-07 - 主分类号： G11C11/54 文献下载
摘要：本发明属于集成电路技术领域，具体的说是基于多比特SRAM单元的定点全精度存内计算电路。本发明通过在传统SRAM存储阵列电路基础上添加两个晶体管构成传输门实现乘法，并且增加加法器树进行部分和累加，采用位串行输入模式和移位累加器完成多比特运算，从而实现了在SRAM存储阵列内进行精度无损的矩阵向量乘法运算。本发明了实现了无精度损失的多比特SRAM存内计算，具有面积小，并行度高的特点，适用于需要进行大规模乘累加计算的卷积神经网络系统。
基于比特 sram 单元定点精度计算电路

[发明专利]用于验证在深度学习人工神经网络中的模拟神经存储器中的非易失性存储器单元的编程操作期间存储的值的算法和电路-CN201980090494.8有效
发明人： H·V·特兰;T·乌;S·特林;S·洪;A·李 -专利权人：硅存储技术股份有限公司
申请日： 2019-09-07 - 公布日： 2023-03-24 - 主分类号： G11C11/54 文献下载
摘要：本发明公开了用于在非易失性存储器单元的多级编程操作之后通过将存储的权重转换成多个数字输出位来验证神经网络中非易失性存储器单元中的存储的权重的各种算法。本发明公开了用于实现算法的电路，诸如可调参考电流源。
用于验证深度学习人工神经网络中的模拟神经存储器非易失性存储器单元编程操作

[发明专利]用于在边缘设备上执行机器学习操作的可编程电路-CN202080059199.9有效
发明人： H·杨;P·奇丹巴拉姆 -专利权人：高通股份有限公司
申请日： 2020-08-26 - 公布日： 2023-02-28 - 主分类号： G11C11/54 文献下载
摘要：本公开的某些方面涉及一种用于对具有一个或多个可编程电路的设备进行编程以实现例如机器学习模型的方法和装置。一个示例装置通常包括多条字线、多条位线和可编程电路阵列。每个可编程电路被耦合至多条字线中的对应字线和多条位线中的对应位线，并且包括：被耦合在对应字线与对应位线之间的主电阻器、辅助电阻器、与辅助电阻器串联耦合的熔断器(其中该辅助电阻器和该熔断器被耦合在对应字线与对应位线之间)、以及被配置成选择性地将熔断器熔断的编程电路。
用于边缘设备执行机器学习操作可编程电路

[发明专利]用于机器学习的基于电荷泵的电流模式神经元-CN202180041872.0在审
发明人： M·科斯金;A·斯里瓦斯塔瓦;S·瓦德瓦;G·缪 -专利权人：高通股份有限公司
申请日： 2021-06-22 - 公布日： 2023-02-03 - 主分类号： G11C11/54 文献下载
摘要：提供了一种存储器内计算阵列，其中每个神经元包括电容器和输出晶体管。在评估阶段期间，滤波器权重电压和输入位的二进制状态控制输出晶体管是导通还是被关断，以影响连接到输出晶体管的读取位线的电压。
用于机器学习基于电荷电流模式神经元

[发明专利]用于深度学习人工神经网络中的模拟神经存储器的字线和控制栅极线串联解码器-CN202080101539.X在审
发明人： H·V·特兰;T·乌;S·特林;S·洪;A·李 -专利权人：硅存储技术股份有限公司
申请日： 2020-11-27 - 公布日： 2023-01-31 - 主分类号： G11C11/54 文献下载
摘要：本文公开了串联行解码器的各种实施方案。串联行解码器的每个实施方案包括字线解码器和控制栅极解码器。当未启用串联行解码器时，串联行解码器在字线和控制栅极线上表现出减少的泄漏电流。
用于深度学习人工神经网络中的模拟神经存储器控制栅极串联解码器

[发明专利]人工神经网络中的具有源极线拉低机构的模拟神经存储器阵列-CN202080100427.2在审
发明人： H·V·特兰;T·乌;S·洪;S·特林;H·特兰;V·蒂瓦里;H·帕姆 -专利权人：硅存储技术股份有限公司
申请日： 2020-11-16 - 公布日： 2022-12-23 - 主分类号： G11C11/54 文献下载
摘要：公开了模拟神经存储器阵列的许多实施方案。某些实施方案包含用于将源极线快速地拉低至接地的改进机构。例如，这是有用的，以使读取、编程或擦除操作的电压降最小化。
人工神经网络中的有源极线拉低机构模拟神经存储器阵列

[发明专利]人工神经网络中包括逻辑单元和改进的编程机制的模拟神经存储器阵列-CN202080100429.1在审
发明人： H·V·特兰;S·特林;T·乌;S·莱姆克;V·蒂瓦里;N·多;S·洪 -专利权人：硅存储技术股份有限公司
申请日： 2020-10-30 - 公布日： 2022-12-16 - 主分类号： G11C11/54 文献下载
摘要：公开了模拟神经存储器阵列的许多实施方案。两个或更多个物理存储器单元被分组在一起以形成存储N个可能电平中的一者的逻辑单元。在每个逻辑单元内，可以使用不同机制对存储器单元进行编程。例如，逻辑单元中的一个或多个存储器单元可以使用粗略编程机制来编程，可以使用精细机制对存储器单元中的一个或多个单元进行编程，并且可以使用精细机制对存储器单元中的一个或多个单元进行编程。这实现了极限编程准确度和编程速度。
人工神经网络包括逻辑单元改进编程机制模拟神经存储器阵列

[发明专利]采用针对准确性和功率效率进行优化的位单元电路的多位存内计算(CIM)阵列-CN202180029361.7在审
发明人：陆叶;王忠泽;P·奇达巴拉姆 -专利权人：高通股份有限公司
申请日： 2021-03-29 - 公布日： 2022-12-02 - 主分类号： G11C11/54 文献下载
摘要：在存内计算(CIM)阵列电路中的位单元阵列中生成的多位乘积的最高有效位(MSB)的位单元电路被配置为接收比提供给与多位乘积的另一位相对应的另一位单元的位单元电路的电源电压更高的电源电压。接收较高电源电压的位单元电路增加了累加电压的增量之间的电压差，这可以提高模数转换器确定种群计数的准确性。CIM阵列电路中的MSB的位单元电路接收较高的电源电压，以提高MSB的准确性，这提高了CIM阵列电路输出的准确性。在MSB的位单元电路中的电容器的电容较小，以避免由于较高的电压而增加能耗。
采用针对准确性功率效率进行优化单元电路多位存内计算 cim 阵列

[发明专利]光学突触-CN202180024023.4在审
发明人： S·埃伯尔;B·J·奥佛来恩;A·拉波尔塔;P·斯塔克 -专利权人：国际商业机器公司
申请日： 2021-02-15 - 公布日： 2022-11-29 - 主分类号： G11C11/54 文献下载
摘要：一种光学突触，包括用于非易失性存储依赖于设备电阻的突触权重的忆阻设备，以及用于波导中的光学传输的易失性调制的光调制器。忆阻器件和光调制器连接在控制电路中，该控制电路可操作用于在写入模式中向忆阻器件提供编程信号以对突触权重进行编程，并且在读取模式中向光调制器提供取决于突触权重的电信号，由此根据编程的突触权重以易失性方式控制光传输。
光学突触

[发明专利]包括突触的神经形态器件的突触阵列及其操作方法-CN202210872340.8在审
发明人：李炯东 -专利权人：爱思开海力士有限公司
申请日： 2018-02-06 - 公布日： 2022-11-29 - 主分类号： G11C11/54 文献下载
摘要：提供一种神经形态器件的突触阵列。突触阵列可以包括：突触前神经元；行线，其在行方向上从突触前神经元开始延伸；突触后神经元；列线，其在列方向上从突触后神经元开始延伸；以及突触，其设置在行线与列线之间的交叉点区域处。突触可以包括：n型铁电场效应晶体管(n‑FeFET)，其具有源电极、栅电极和体；p型铁电场效应晶体管(p‑FeFET)，其具有源电极、栅电极和体；以及电阻元件，其具有电连接到n‑FeFET的源电极且电连接到p‑FeFET的源电极的第一节点，以及n‑FeFET和p‑FeFET串联电连接。
包括突触神经形态器件阵列及其操作方法

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