[发明专利]具有低噪声特性的输出缓冲电路

说明书

本发明涉及包括于一个半导体装置中的输出缓冲电路，特别是具有低噪声特性并将接地颤动噪声减少到最低程度的输出缓冲电路。

一般来说，接地颤动噪声使半导体装置中的接地端的电位不稳定，这会使装置中所有电路元件性能降低。

适用于描述这种接地颤动噪声的现有技术的输出缓冲器示于图1和图2中，图1是现有技术输出缓冲器的示意电路图。

如图1所示，现有技术输出缓冲器是两个晶体管构成，其中每个晶体管具有一用于接收来自传感放大器(未示出)的信号S/A的栅极，其中一个是上拉PMOS晶体管(P沟道金属氧化硅)，而另一个是下拉NMOS晶体管(N沟道金属氧化硅)。

图2是现有技术输出缓冲器的等效电路图。如图所示，电容C位于缓冲器的输出端，而电感L1和电感L2分别位于上拉和下拉晶体管上。在缓冲器的结构中，在上拉操作期间，电容C被充电至恒定电压V_out，而在下拉操作期间，流经NMOS晶体管的电流与充电压V_out成正比。例如，驱动电压V_DD和下拉操作期间的电流I的模之间的关系可由下列公式表述： I = C · dV out dt ]]>

从公式中可看到，电流I正比于电压V_out，这样位于NMOS晶体管的电感L2两端之间的电压VG_B，即接地颤动电压，可产生噪声使得半导体装置中总的接地电平不稳定。下面公式给出了它们之间的关系： V GB = L 2 · dI dt ]]>

在具有一个作为上拉晶体管的PMOS晶体管的现有技术输出缓冲器中，当驱动电压超出正常值时，流经下拉PMOS晶体管的电流量在下拉操作期间增加，这可从上面公式看出。因此，接地颤动电压也可增加到足以产生相当高的噪声的程度。

本发明的目的在于提供具有低噪声特性的输出缓冲器，其中在半导体装置的驱动电压超出正常值时，上拉充电电压被降低，以使由于接地颤动电压造成的噪声减小到最低的程度。这样，装置的总的接地电平有可能保持稳定。

按照本发明的观点，具有一下拉晶体管的输出缓冲电路包括用以检测是否加有高于正常电压的驱动电压，并产生基于检测结果的控制信号的装置；上拉装置，用于响应所述控制信号使在驱动电压供给端和所述缓冲电路输出端间有选择地产生一电压降；还包括下拉装置，用于执行下拉操作。

在该缓冲电路中，所述上拉装置包括负载装置，一PMOS晶体管，以及选择装置，该选择装置可使所述负载装置进行上拉操作以响应来自控制装置的所述控制信号产生所述电压下降，或使所述PMOS晶体管进行上拉操作以便不产生所述的电压降。

在该缓冲电路中，所述的负载装置包括一个NMOS晶体管，这个晶体管可响应来自控制装置的所述控制信号进行上拉操作。

在该缓冲电路中，所述的选择装置包括第一开关装置，用于将第一数据输入端连接至所述PMOS晶体管的栅极；以及第二开关装置，用于将第二数据输入端连接至所述负载装置的所述NMOS晶体管的栅极。

在该缓冲电路中，所述选择装置还包括用于断开所述PMOS晶体管或所述负载装置的装置，以使将输入所述第一数据输入端或所述第二数据输入端的数据不致影响所述的PMOS晶体管或所述负载。

在该缓冲电路中，所述控制装置包括检测装置，用以检测所述超过正常值的驱动电压以产生输出信号；和用来将所述输出信号与参考电压进行比较，并基于这种比较结果产生所述控制信号的装置。

在该缓冲电路中，所述控制装置还包含响应一芯片选择信号产生将输出的作为所述控制信号的预定值的装置。

在该缓冲电路中，所述检测装置包含至少一个栅极和漏极短路的上拉PMOS晶体管。

通过参考如下附图，本领域的技术人员可更好地了解本发明和它的目的。