[发明专利]具有低噪声特性的输出缓冲电路

权利要求书

1、一种具有下拉晶体管的输出缓冲电路，所述电路包括：

控制装置，用于检测是否加有超过正常值的驱动电压，并根据检测结果产生控制信号；

上拉装置，用于响应所述控制信号，在驱动电压供应端和所述缓冲电路输出端之间有选择的产生电压降；

下拉装置，用于执行下拉操作。

2、如权利要求1所述的缓冲电路，其中所述上拉装置包括负载装置，一个PMOS晶体管和选择装置，所述选择装置使所述负载装置响应来自控制装置的控制信号进行上拉操作，而产生所述电压降，或者使所述PMOS晶体管进行上拉操作以不产生所述电压降。

3、如权利要求2所述的缓冲电路，其中所述负载装置包括响应来自控制装置的所述控制信号进行上拉操作的NMOS晶体管。

4、如权利要求3所述的缓冲电路，其中所述的选择装置包括将第一数据输入端连接至所述PMOS晶体管栅极的第一开关装置；和将第二数据输入端连接至所述负载装置的所述NMOS晶体管的栅极的第二开关装置。

5、如权利要求4所述的缓冲电路，其中所述选择装置还包括用于断开所述PMOS晶体管或所述负载装置以便使加到所述第一数据输入端或所述第二数据输入端的数据不致影响所述PMOS晶体管或所述负载装置。

6、如权利要求1所述的缓冲电路，其中所述控制装置包括用于检测所述大于正常值的驱动电压并产生一输出信号的检测装置；用于将所述输出信号与一参考电压相比较并根据比较结果产生所述控制信号的比较装置。

7、如权利要求6所述的缓冲电路，其中所述控制装置还包括响应一外部施加的芯片选择信号产生预定值作为所述控制信号的装置。

8、如权利要求7所述的缓冲电路，其中所述检测装置至少包括一栅极和漏极短路上拉的PMOS晶体管。