[发明专利]三维电感器的制备方法

说明书

本发明提供了一种三维电感器的制备方法，包括：提供衬底，第一面上形成有环形沟槽；形成锆钛酸铅薄膜覆盖环形沟槽的内壁，以形成三维电感器的磁芯；形成若干通孔至少部分环绕环形沟槽，通孔的深度大于或等于环形沟槽的深度，并在通孔内形成第一导线；在第一面形成若干第二导线连接第一导线；从第二面减薄衬底至暴露第一导线，并形成第二导线连接第一导线，第一导线及第二导线环绕磁芯并作为三维电感器的线圈。本发明中，采用锆钛酸铅薄膜覆盖环形沟槽的内壁所形成的薄膜结构作为磁芯不仅在制作工艺上较为容易实现，还可同时提高三维电感器的电感值及品质因子。

技术领域

本发明涉及集成电路技术领域，特别涉及一种三维电感器的制备方法。

背景技术

电感器是集成电路中必不可少的基本元器件之一，在开关电源、射频电路中，电感器都发挥着重要的作用。

随着集成电路集成度提高，半导体器件特征尺寸将达到物理极限。为进一步提高性能和集成度，研究人员开始将芯片在三维方向上进行集成。三维电感较平面电感而言，占片面积较小，这极大地提高了封装密度和单位面积的电感密度，但现有的三维电感，难以同时兼顾较大电感值及较大品质因子，并且还因此导致结构设计复杂，不利于制造三维电感器。

发明内容

本发明的目的在于提供一种三维电感器的制备方法，以提高三维电感器的性能并便于制造。

为解决上述技术问题，本发明提供的三维电感器的制备方法，包括：

提供衬底，所述衬底具有相对的第一面及第二面，所述第一面上形成有环形沟槽；

形成锆钛酸铅薄膜覆盖所述环形沟槽的内壁，以形成所述三维电感器的磁芯，并形成第一材料层覆盖所述锆钛酸铅薄膜并填充所述环形沟槽；

形成若干通孔至少部分环绕所述环形沟槽，所述通孔的深度大于或等于所述环形沟槽的深度，并在所述通孔内形成第一导线；

在所述第一面及所述第二面分别形成若干第二导线连接所述第一导线，所述第一导线及所述第二导线环绕所述磁芯作为所述三维电感器的线圈。

可选的，形成所述磁芯的步骤包括：

形成图形化的掩模层覆盖所述第一面，并暴露所述环形沟槽；

采用沉积工艺形成锆钛酸铅薄膜覆盖所述图形化的掩模层及所述环形沟槽的内壁；

去除所述图形化的掩模层，以所述环形沟槽内的锆钛酸铅薄膜作为所述磁芯。

可选的，所述图形化的掩模层还暴露所述环形沟槽的中间区域，在所述中间区域上形成并保留所述锆钛酸铅薄膜，以作为所述磁芯的一部分。

可选的，所述第一材料层的材质包括聚酰亚胺。

可选的，所述通孔的深度小于所述衬底的厚度，在所述通孔内形成所述第一导线的步骤包括：

形成第一介质层覆盖所述通孔的内壁及所述第一面的表面；

在所述第一介质层上依次形成粘附层及种子层；

采用化学电镀工艺在所述种子层上形成金属层，并填充所述通孔至所述第一面的上方；

以所述第一介质层为研磨停止层执行研磨工艺，以所述通孔内的金属层及种子层作为所述第一导线。

可选的，在形成所述第一导线后，在所述第一面形成若干所述第二导线连接所述若干第一导线。

可选的，在所述第一面形成若干所述第二导线后，还包括：

提供一载板，将所述载板与所述第一面贴合，并翻转至所述第二面朝上；

对所述第二面进行减薄及研磨至暴露所述第一导线。