[发明专利]非易失性存储器装置及其编程方法

说明书

提供了一种非易失性存储器装置及其操作方法。非易失性存储器装置的操作方法，非易失性存储器装置包括各自包括第一堆叠件和邻近于第一堆叠件的第二堆叠件的多个单元串，操作方法包括步骤：通过将包括第一多个电压电平的编程电压施加至连接至多个单元串中的每一个的第一堆叠件的选择字线，在其中多个编程循环被执行的时间段期间执行第一编程操作；在该时间段期间，将包括第二多个电压电平的第二电压施加至连接至多个单元串中的每一个的第一堆叠件的非选择字线；以及在该时间段期间，将第三电压保持在第一电平，第三电压施加至连接至多个单元串中的每一个的第二堆叠件的非选择字线。

相关申请的交叉引用

本申请基于并要求于2021年11月23日在韩国知识产权局提交的韩国专利申请No.10-2021-0162599的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

本公开整体涉及一种非易失性存储器装置，更具体地说，涉及一种非易失性存储器装置及其编程方法，该非易失性存储器装置的升压(boosting)效率通过在多堆叠结构中使用中心伪线晶体管而增大。

背景技术

半导体存储器装置用于存储数据，并且分为易失性存储器装置和非易失性存储器装置。作为非易失性存储器装置的示例，闪速存储器装置可用于智能电话、个人计算机(PC)、固态驱动器(SSD)、通用串行总线(USB)存储器、数码相机、移动电话、平板PC和其它装置。

在具有多堆叠结构的三维(3D)NAND闪速存储器中，伪字线存在于多堆叠件之间。伪字线由于处理原因等未被用作存储数据的存储器单元。虽然伪字线占据闪速存储器中的空间，但是难以使用伪字线存储数据，并且因此，伪字线被看作是浪费的资源。需要利用伪字线开发闪速存储器的性能。

随着高度集成的竖直闪速存储器装置的数量增加，闪速存储器的沟道变长。随着沟道变长，升压涉及的字线的数量增加，并且因此，升压效率降低。

发明内容

提供了一种其中利用中心伪线晶体管增大升压效率的存储器装置及其编程方法。

附加方面将在下面的描述中部分阐述，并且部分将从描述中显而易见，或者可以通过所呈现的实施例的实践来了解。

根据示例实施例的一方面，一种非易失性存储器装置的操作方法，非易失性存储器装置包括各自包括第一堆叠件和邻近于第一堆叠件的第二堆叠件的多个单元串，操作方法可包括步骤：通过将包括多个第一电压电平的编程电压施加至连接至多个单元串中的每一个的第一堆叠件的选择字线，在其中多个编程循环被执行的时间段中执行第一编程操作；在该时间段中，将包括第二多个电压电平的第二电压施加至连接至多个单元串中的每一个的第一堆叠件的非选择字线；以及在该时间段中，将第三电压保持在第一电平，第三电压施加至连接至多个单元串中的每一个的第二堆叠件的非选择字线。

根据示例实施例的一方面，一种非易失性存储器装置的操作方法，非易失性存储器装置包括连接至多条位线的多个单元串，其中，多个单元串包括分别连接至多条位线的多个串选择晶体管，操作方法可包括：在第一时间段期间将包括第一电平的第一电压施加至多条位线中的第一位线和第二位线；在第一时间段之后的第二时间段期间将包括第二电平的第二电压施加至第一位线；在第二时间段期间，将多个串选择晶体管中的连接至第一位线的单元串中包括的第一串选择晶体管导通；在第二时间段期间，将多个串选择晶体管中的连接至第二位线的单元串中包括的第二串选择晶体管截止；以及在第二时间段期间，将施加至第二位线的第三电压保持在第二电平。