[发明专利]提高叠层电容区浮栅厚度的方法

说明书

本发明提供一种提高叠层电容区浮栅厚度的方法，所述方法包括：提供一半导体结构，所述半导体结构包括元胞区及外围区，所述元胞区及所述外围区均具有浅沟槽隔离结构，且所述外围区相邻浅沟槽隔离结构之间的区域为叠层电容区；于所述半导体结构的表面形成多晶硅层；于所述多晶硅层表面形成氧化硅薄膜；去除形成于所述元胞区的所述氧化硅薄膜；通过化学机械抛光工艺进行抛光以将所述元胞区及所述外围区的多晶硅层平坦化。通过本发明解决以现有化学机械抛光方法导致元胞区及外围区存在缺陷的问题。

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种提高叠层电容区浮栅厚度的方法。

背景技术

浮栅是闪存(flash)的特征，处于二氧化硅的包围之中不与任何部分相连。通常情况下，浮栅不带电荷，闪存处于不导通状态；当改变外接电源时，大量电子从源极流向漏极，形成大电流，产生大量的热电子，而部分热电子会到达衬底与浮栅之间的二氧化硅层，这时，若闪存的选择栅同时外加高电压，这些电子在电场作用下又通过二氧化硅层到达浮栅，并在浮栅上形成电子团，而浮栅的电子团即使在掉电的情况下仍会存留在浮栅上，因此，信息能够长期保存。

在Nor flash中，用于形成浮栅的多晶硅层沉积后需要通过化学机械抛光(CMP)的方式进行平坦化。而化学机械抛光工艺自身的图形依赖性(图形大小不同的区域CMP速率不同)是造成工艺不均匀性和工艺窗口偏小的重要因素。化学机械抛光工艺操作不足会导致元胞区(cell区)的浅沟槽隔离结构上存在多晶硅残余(如图1所示)；化学机械抛光工艺操作过度会导致外围区(Peri区)的叠层电容区(相邻浅沟槽隔离结构之间区域)产生凹陷(如图1所示)，从而导致叠层电容区浮栅厚度偏低，硅化物与有源区存在桥接的风险。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高叠层电容区浮栅厚度的方法，用于解决以现有的化学机械抛光方法导致元胞区及外围区存在缺陷的问题。

为实现上述目的及其他相关目的，本发明提供一种提高叠层电容区浮栅厚度的方法，所述方法包括：

提供一半导体结构，所述半导体结构包括元胞区及外围区，所述元胞区及所述外围区均具有浅沟槽隔离结构，且所述外围区相邻浅沟槽隔离结构之间的区域为叠层电容区；

于所述半导体结构的表面形成多晶硅层；

于所述多晶硅层表面形成氧化硅薄膜；

去除形成于所述元胞区的所述氧化硅薄膜；

通过化学机械抛光工艺进行抛光以将所述元胞区及所述外围区的多晶硅层平坦化。

可选地，所述氧化硅薄膜的厚度大于

可选地，所述半导体结构包括半导体衬底及形成于所述半导体衬底表面的氧化层。

可选地，利用炉管工艺形成所述多晶硅层。

可选地，通过LPCVD工艺形成所述氧化硅薄膜。

可选地，去除形成于所述元胞区的所述氧化硅薄膜的方法包括：

于所述氧化硅薄膜的表面形成光刻胶，并由所述光刻胶定义出所述元胞区及所述外围区；

去除所述元胞区的所述氧化硅薄膜表面的所述光刻胶；

利用刻蚀工艺去除所述元胞区的所述氧化硅薄膜。

可选地，所述刻蚀工艺包括干法刻蚀或湿法刻蚀。

可选地，所述光刻胶为负胶。

可选地，所述元胞区的所述浅沟槽隔离结构的密度大于所述外围区的所述浅沟槽隔离结构的密度。