[发明专利]提高叠层电容区浮栅厚度的方法在审
| 申请号： | 202211044941.6 | 申请日： | 2022-08-29 |
| 公开（公告）号： | CN115332262A | 公开（公告）日： | 2022-11-11 |
| 发明（设计）人： | 黄铭祺;贾红丹;王虎;顾林;杜怡行 | 申请（专利权）人： | 华虹半导体（无锡）有限公司 |
| 主分类号： | H01L27/11548 | 分类号： | H01L27/11548;H01L27/11526;H01L27/11521 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 焦健 |
| 地址： | 214028 江*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 提高 电容 区浮栅 厚度 方法 | ||
1.一种提高叠层电容区浮栅厚度的方法，其特征在于，所述方法包括：
提供一半导体结构，所述半导体结构包括元胞区及外围区，所述元胞区及所述外围区均具有浅沟槽隔离结构，且所述外围区相邻浅沟槽隔离结构之间的区域为叠层电容区；
于所述半导体结构的表面形成多晶硅层；
于所述多晶硅层表面形成氧化硅薄膜；
去除形成于所述元胞区的所述氧化硅薄膜；
通过化学机械抛光工艺进行抛光以将所述元胞区及所述外围区的多晶硅层平坦化。
2.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，所述氧化硅薄膜的厚度大于
3.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，所述半导体结构包括半导体衬底及形成于所述半导体衬底表面的氧化层。
4.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，利用炉管工艺形成所述多晶硅层。
5.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，通过LPCVD工艺形成所述氧化硅薄膜。
6.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，去除形成于所述元胞区的所述氧化硅薄膜的方法包括：
于所述氧化硅薄膜的表面形成光刻胶，并由所述光刻胶定义出所述元胞区及所述外围区；
去除所述元胞区的所述氧化硅薄膜表面的所述光刻胶；
利用刻蚀工艺去除所述元胞区的所述氧化硅薄膜。
7.根据权利要求6所述的提高叠层电容区浮栅厚度的方法，其特征在于，所述刻蚀工艺包括干法刻蚀或湿法刻蚀。
8.根据权利要求6所述的提高叠层电容区浮栅厚度的方法，其特征在于，所述光刻胶为负胶。
9.根据权利要求1所述的提高叠层电容区浮栅厚度的方法，其特征在于，所述元胞区的所述浅沟槽隔离结构的密度大于所述外围区的所述浅沟槽隔离结构的密度。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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