[发明专利]三维存储器及其制作方法以及存储系统

说明书

本公开实施例公开了一种三维存储器及其制作方法以及存储系统，所述方法包括：在第一半导体层上形成堆叠结构；形成贯穿堆叠结构的沟道结构；沟道结构包括芯部，围绕芯部的第一沟道层以及功能层；对芯部远离第一半导体层的一端进行蚀刻，以形成第一开孔；填充第一开孔以形成牺牲部；形成覆盖堆叠结构以及牺牲部的绝缘层和选择栅；形成贯穿选择栅以及绝缘层的第二开孔；第二开孔的底部显露牺牲部；形成覆盖第二开孔侧壁的第一介电层；通过包括第一介电层的第二开孔去除牺牲部以形成第三开孔；第三开孔包括第二开孔；填充第三开孔以形成导电插塞；导电插塞包括贯穿选择栅以及绝缘层的第二沟道层，第二沟道层与第一沟道层耦接。

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种三维存储器及其制作方法以及存储系统。

背景技术

为了满足更高的存储密度需求，具有三维结构的存储器被开发出来。其中，3DNAND存储器因其写入速度较快，擦除操作简单，储存密度高等优势，获得了广泛的应用。

在现有的3D NAND存储器中，通常会在第一半导体层上设置堆叠结构以及贯穿堆叠结构的沟道结构，堆叠结构包括有相互层叠设置的栅极层与层间介质层。栅极层可作为存储器的字线，每一层栅极层可对应一层存储单元，栅极层的堆叠层数越高则存储密度也越大。然而，堆叠结构中的一些栅极层会被配置为顶部选择栅，顶部选择栅的设置会占用堆叠结构的一部分堆叠层数，减少字线层数，从而降低存储密度。如何在不占用堆叠结构堆叠层数的前提下，更好的设置顶部选择栅成为亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供一种三维存储器的制作方法，包括：

在第一半导体层上形成堆叠结构；其中，所述堆叠结构包括交替叠置的栅极层和层间介质层；

形成贯穿所述堆叠结构的沟道结构；沿着所述沟道结构的径向，所述沟道结构包括：芯部，围绕所述芯部的第一沟道层以及功能层，所述第一沟道层位于所述芯部和所述功能层之间；

对所述芯部远离所述第一半导体层的一端进行蚀刻，以形成第一开孔；

填充所述第一开孔以形成牺牲部；

形成覆盖所述堆叠结构以及牺牲部的绝缘层和选择栅；其中，所述绝缘层位于所述堆叠结构和所述选择栅之间；

形成贯穿所述选择栅以及所述绝缘层的第二开孔；其中，所述第二开孔的底部显露所述牺牲部；

形成覆盖所述第二开孔侧壁的第一介电层；

通过包括所述第一介电层的所述第二开孔去除所述牺牲部以形成第三开孔；其中，所述第三开孔包括第二开孔；

填充所述第三开孔以形成导电插塞；其中，所述导电插塞包括贯穿所述选择栅以及所述绝缘层的第二沟道层，所述第二沟道层与所述第一沟道层耦接。

根据本公开实施例的第二方面，提供一种三维存储器，包括：

第一半导体层；

堆叠结构，位于所述第一半导体层上；所述堆叠结构包括交替叠置的栅极层和层间介质层；

沟道结构，贯穿所述堆叠结构；其中，沿着所述沟道结构的径向，所述沟道结构包括：芯部，围绕所述芯部的第一沟道层以及功能层，所述第一沟道层位于所述芯部和所述功能层之间；所述芯部的上表面距离所述第一半导体层的距离，小于所述功能层上表面距离所述第一半导体层的距离；

选择栅，位于所述堆叠结构远离所述第一半导体层的一端；

绝缘层，位于所述选择栅和所述堆叠结构之间；