[发明专利]绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法

说明书

本发明涉及绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法，绝缘体上覆半导体晶圆包括支撑基材、位在该支撑基材上方的电性绝缘层、及位在该电性绝缘层上方的半导体层。半导体结构包括晶体管。该晶体管包括在支撑基材上方含有压电材料的电性绝缘层、位在该电性绝缘层上方的半导体层、位在该半导体层中的源极区、通道区与漏极区、位在该通道区上方的栅极结构、第一电极、以及第二电极。该第一电极与该第二电极设于该电性绝缘层的侧向对立侧。该第一电极及第二电极电性绝缘该半导体层，并且经组配用于对该电性绝缘层的该压电材料施加电压。该压电材料回应于对其施加的该电压而至少在该通道区中产生应变。

本发明是中国专利申请号为201710669920.6，发明名称为“绝缘体上覆半导体晶圆、含晶体管的半导体结构及其形成与操作方法”，申请日为2017年8月8日的专利申请的分案申请。

技术领域

大体上，本发明关于集成电路、其形成方法、及用于操作集成电路中的晶体管的方法，并且更尤指在场效晶体管的通道区中提供应变的集成电路、用于形成此类集成电路的方法、及用来操作此类集成电路中的场效晶体管的方法。

背景技术

集成电路包括大量电路元件，其尤其包括场效晶体管。在场效晶体管中，可提供包括栅极电极与栅极绝缘层的栅极结构，其中栅极绝缘层将栅极电极与通道区分开，并且在栅极电极与通道区之间提供电性绝缘。毗连通道区可提供源极区与漏极区。源极区、漏极区与通道区可设于半导体材料中，其中源极区和漏极区的掺杂有别于通道区的掺杂。在P通道晶体管中，源极区与漏极区可为P掺杂，并且通道区可为N掺杂或实质未经掺杂。在N通道晶体管中，源极区与漏极区可为N掺杂，并且通道区可为P掺杂或实质未经掺杂。

取决于栅极电极与源极区之间施加的栅极电压，场效晶体管可在接通状态(其中源极区与漏极区之间有较高电导)与断开状态(其中源极区与漏极区之间有较低电导)之间进行切换。通道区处于场效晶体管的接通状态(ON-state)时的电导还可取决于通道区中的掺质浓度、通道区中的电荷载子迁移率、通道区在晶体管的宽度方向的延展、及取决于源极区与漏极区之间的距离，其通常称为“通道长度”。

为了增加通道区在晶体管的接通状态时的电导，已提出通过修改半导体材料的晶格结构来提升通道区中的电荷载子迁移率。这可通过在通道区中产生拉伸或压缩应力来完成。通道区中的压缩应力可产生压缩应变，其中通道区中半导体材料的晶格变形，使得空穴(holes)的迁移率提升，导致P通道晶体管的通道区的导电性增加。反言之，通道区中的拉伸应力可产生拉伸应变，其中通道区中半导体材料的晶格变形，使得电子迁移率增加，其可提升N通道晶体管的通道区的导电性。

为了在场效晶体管的通道区中提供应力，已提出形成包括半导体材料的应力产生区，该半导体材料与相邻通道区的硅(举例如硅锗及/或碳化硅)具有不同晶格常数。用于产生应力的其它技术包括在晶体管的通道区提供与硅具有不同晶格常数的半导体材料。另外及/或替代地，可在晶体管上方形成一层受应力的电性绝缘材料，例如受应力氮化硅，并且可进行应力记忆技术，其中硅系通过离子布植来非晶化，并且在有该层受应力的电性绝缘材料的存在下重新结晶化。

可使用的进一步技术包括受应变的绝缘体上硅技术。在受应变的绝缘体上硅技术中，可在硅晶圆上方提供硅锗层，并且可在硅锗层上方形成一层实质纯硅。由于实质纯硅与硅锗有不同的晶格常数，可在该层实质纯硅获得应变。之后，可使用离子布植、晶圆接合及切分(splitting)等技术，将该层受应变实质纯硅移送至支撑晶圆。一层二氧化硅可设于该层受应变实质纯硅与支撑晶圆之间，以致获得绝缘体上硅结构。可通过蚀刻程序，将硅锗的残余物从移送的该层受应变实质纯硅移除。移送的该层受应变实质纯硅可实质维持其应变。之后，可形成晶体管，其中晶体管的通道区可设于该层受应变实质纯硅中。