[发明专利]一种基于级联方案的CV-QKD残余误码分步消除的方法与装置

说明书

本发明公开了一种基于级联方案的CV‑QKD残余误码分步消除的方法与装置，所述方法在所述装置的级联连接的残余误码消除单元中均设置了门限值，其中，第一个残余误码消除单元设定一个数值较大的门限值，用于纠正译码判决LLR值绝对值较大的错误比特，然后在后续残余误码消除单元中不断减小门限值，逐渐纠正余下的错误比特，从而使译码后的码元比特与矩阵的转置相乘得到的校正子与发送端产生的校正子相同。本发明能够有效降低系统译码FER、提升CV‑QKD系统安全码率。

技术领域

本发明涉及量子密钥技术领域，特别是一种基于级联方案的CV-QKD残余误码分步消除的方法与装置。

背景技术

针对误码残余问题，现有的解决办法都有相应的一些限制条件。例如，在申请号：2021115885801.5的专利中，针对译码后各变量节点用于译码判决的对数似然比(LogLikelihood Ratio,LLR)值的绝对值，其提出的消除误码残余的方法要求译码错误的比特对应的LLR值绝对值要小，要求译码正确的比特对应的LLR值的绝对值要较大，然后便能通过设定门限值的方式来将译码正确的比特和译码错误的比特有效区分(LLR值绝对值小于等于设定的门限值的判定为译码错误)，再对译码错误的比特进行相应处理，能有效降低译码后的FER。

LDPC码的码率越低，则译码过程中需要的迭代次数就越多，而基于FPGA设计的LDPC码译码器由于使用定点数表示译码过程中的数据时存在一定误差，并且相应的误差会随着迭代次数增加不断累加，所以已有的基于FPGA设计的低码率LDPC码译码器的译码结果不但FER很高，而且译码判决的比特并不能通过相应的LLR值绝对值进行有效区分，即存在部分译码错误的比特对应的用于译码判决的LLR值绝对值较大的情形。当直接使用申请号：2021115885801.5专利中的方法进行误码残余消除时，若相应的门限值取值较小，一些译码错误的比特便不能被统计到，从而无法被处理，FER也无法降低。所以只有选择设置较大的门限值才能将所有的译码错误比特统计在内，但这同时也将大量译码正确的比特加入到了待处理的序列当中，使得可以用来纠正错误比特的可靠数据大量减少。经统计发现，对于有的情况(比如，较长传输距离的情况)，该方法在执行结束后，只有部分译码错误的比特被纠正，FER降低的效果有限。因此，需要采用新的方法进一步降低FER。

发明内容

鉴于此，本发明提供一种基于级联方案的CV-QKD残余误码分步消除的方法与装置，有效降低系统译码FER、提升CV-QKD系统安全码率。

本发明公开了一种基于级联方案的CV-QKD残余误码分步消除的装置，包括N个级联连接的残余误码消除单元，N为正整数；其中，第一级残余误码消除单元用于残余误码的第一次消除，第i级残余误码消除单元用于残余误码的第i次消除，i∈[2,N]。

进一步地，所述第i级残余误码消除单元设置的第i个门限值小于第i-1级残余误码消除单元设置的第i-1个门限值。

进一步地，所述第一级残余误码消除单元与所述第i级残余误码消除单元的结构相同。

进一步地，所述第一级残余误码消除单元设置在CV-QKD系统中的误码纠错模块后；所述第一级残余误码消除单元包括：

检验矩阵存储模块，用于存储发送端校验矩阵；

LLR值存储模块，用于接收并存储译码纠错模块输出的码元比特的LLR值；

错误比特列下标集合生成模块，将LLR值存储模块存储的LLR值与设定的门限做对比，其中小于门限值的LLR值对应的列下标构成标识错误比特所在位置的集合e；然后根据集合e确定不需要纠错的比特对应的列下标集合e'；同时还根据接收错误比特纠错模块的结果对集合e进行更新；

校正子计算模块，用于根据校验矩阵存储模块中的校验矩阵，计算错误比特列下标集合生成模块中最新的集合e以及集合e'对应的校正子；