[发明专利]碳化硅结势垒肖特基二极管及其制备方法

说明书

本申请涉及一种碳化硅结势垒肖特基二极管及其制备方法。其中，碳化硅结势垒肖特基二极管的制备方法包括：提供碳化硅衬底并在碳化硅衬底的上表面形成N型外延层；在N型外延层的上表面形成第一硬掩膜，并在第一硬掩膜上刻蚀出若干等距的第一开口；在第一硬掩膜和N型外延层之上形成第二硬掩膜，第二硬掩膜的厚度小于第一开口的宽度的一半；对第二硬掩膜进行刻蚀，直至暴露N型外延层；向第二开口注入P型离子；清除第一硬掩膜和第二硬掩膜并在N型外延层的上表面形成肖特基金属层。本申请可以摆脱既定的光刻制程和刻蚀线宽的限制，在不增大肖特基接触的前提下，通过进一步减少P型注入区的表面积大小，使得肖特基结在肖特基接触中的面积占比增大。

技术领域

本申请属于半导体器件技术领域，尤其涉及一种碳化硅结势垒肖特基二极管及其制备方法。

背景技术

碳化硅结势垒肖特基二极管（Junction Barrier Schottky Diode，JBS）是融合PN结及肖特基结的器件，碳化硅结势垒肖特基二极管的肖特基接触的基本元胞结构是在2个PN结之间插入肖特基结，通过2个PN结夹断电场，降低肖特基结的电场强度，具备较低的反向恢复时间及超软的恢复特性，被广泛应用在电源领域中。在碳达峰、碳中和的时代背景下，对该器件的需求越来越广泛，同时对该器件的性能提出低正向电压（Voltage Forward，VF）低漏电流的要求。

在电流密度相同及低漏电流的情况下，现有的碳化硅结势垒肖特基二极管可以通过增加芯片的面积降低VF，但增加了芯片成本。也可以增加碳化硅结势垒肖特基二极管中的每个基本元胞结构的尺寸，虽然提升了正向电流密度，但漏电流也会随之变大。另外也可以通过剪薄技术，降低PN结电阻，有利于降低VF，但容易产生碎片，不利于经济成本。也可以通过光刻及刻蚀技术控制PN结的注入区的大小，但受限于生产时的光刻的制程及刻蚀线宽，难以制作出宽度小于最小制程和最小刻蚀线宽的P型注入区，无法在不增加肖特基接触的基本元胞结构的尺寸的前提下提高肖特基结的面积占比。

发明内容

本申请的目的在于提供一种碳化硅结势垒肖特基二极管及其制备方法，旨在解决传统的碳化硅结势垒肖特基二极管存在的肖特基结的面积占比受到制作工艺的限制的问题。

本申请实施例的第一方面提供了一种碳化硅结势垒肖特基二极管的制备方法，包括：提供碳化硅衬底并在所述碳化硅衬底的上表面形成N型外延层；在所述N型外延层的上表面形成第一硬掩膜，并在所述第一硬掩膜上刻蚀出若干等距的第一开口，所述第一开口底部暴露所述N型外延层；在所述第一硬掩膜和所述N型外延层之上形成第二硬掩膜，所述第二硬掩膜的厚度小于所述第一开口的宽度的一半，在所述第一开口内形成以所述第二硬掩膜为底和侧壁的第二开口；对所述第二硬掩膜进行刻蚀，直至暴露所述N型外延层；向所述第二开口注入P型离子以在所述N型外延层内形成P型注入区；清除所述第一硬掩膜和所述第二硬掩膜并在所述N型外延层的上表面形成肖特基金属层。

其中一实施例中，所述在所述第一硬掩膜上刻蚀出若干等距的第一开口包括：在所述第一硬掩膜的上表面沉积图形化的光刻胶，以定义所述第一开口的位置和形状；以所述光刻胶为掩膜对所述第一硬掩膜进行刻蚀，直至暴露所述N型外延层，形成若干所述第一开口；清除所述光刻胶。

其中一实施例中，所述第一硬掩膜的材质与所述第二硬掩膜的材质均为硅化物，所述硅化物包括氧化硅和/或氮化硅。

其中一实施例中，所述第一硬掩膜的材质与所述第二硬掩膜的材质不同。

其中一实施例中，所述在所述N型外延层的上表面形成肖特基金属层包括：在所述N型外延层的上表面形成碳膜；对所述N型外延层进行高温退火并清除所述碳膜；在所述N型外延层的上表面形成所述肖特基金属层。

其中一实施例中，所述肖特基金属层的材质包括钛金属。

其中一实施例中，所述P型离子包括铝离子、硼离子、铟离子和镓离子中的任意一项。

其中一实施例中，所述第一开口和所述第二开口均为凹槽状。