[发明专利]封装结构

说明书

一种封装结构，包括载板、重布线层以及多个虚设图案。重布线层位于载板上，且包括多层介电层以及多个导电图案，多个导电图案分别位于多层介电层中。多个虚设图案分别位于多层介电层中及重布线层上，且与导电图案分离。

技术领域

本发明涉及一种封装结构。

背景技术

随着科技产业的蓬勃发展，3C电子产品正朝向多功能、高性能的趋势发展，其中，应用于芯片的各种封装技术也受到重视。目前封装技术种类繁多，包含了扇出型面板级封装(Fan-out Panel level Package，FOPLP)、芯片尺寸构装(Chip Scale Package，CSP)、芯片直接贴附封装(Direct Chip Attached，DCA)或多芯片模块封装(Multi-Chip Module，MCM)等倒装芯片型态的封装模块，或将芯片立体堆叠化整合为三维集成电路(3D IC)的芯片堆叠技术等。

然而，在封装过程中，各层材料的热膨胀系数不匹配会造成封装结构翘曲，使得各层之间产生对位偏移及/或封装对位精准度降低，导致封装结构的可靠度降低。

发明内容

本发明的目的在于提供一种封装结构，具有减小的翘曲量。

本发明的一个实施例提出一种封装结构，包括：载板；重布线层，位于载板上，且包括：多层介电层；以及多个导电图案，分别位于多层介电层中；以及多个虚设图案，分别位于多层介电层中及重布线层上，且与导电图案分离。

在本发明的一实施例中，上述的虚设图案与导电图案属于相同膜层。

在本发明的一实施例中，上述的虚设图案的热膨胀系数不大于导电图案的热膨胀系数。

在本发明的一实施例中，上述的虚设图案的厚度不大于导电图案的厚度。

在本发明的一实施例中，上述的虚设图案具有浮动电位。

在本发明的一实施例中，上述的重布线层还包括多个接垫，位于重布线层上，且位于重布线层上的虚设图案的厚度不大于接垫的厚度。

在本发明的一实施例中，上述的多个虚设图案中的一部分均匀分布于多层介电层中的第一介电层中。

在本发明的一实施例中，上述的封装结构具有中央区以及位于中央区的侧边的周边区，且多个虚设图案于周边区的分布面积大于多个虚设图案于中央区的分布面积。

在本发明的一实施例中，上述的虚设图案的形状为圆形、菱形或方形。

在本发明的一实施例中，上述的虚设图案的材料为金属。

本发明的有益效果在于，本发明的封装结构通过设置虚设图案来减少介电层的体积比例，借以调整重布线层的应力匹配，如此一来，能够减小封装结构的翘曲量，进而提高封装结构的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明一实施例的封装结构的剖面示意图。

图2是依照本发明一实施例的封装结构的局部俯视示意图。

图3是依照本发明一实施例的封装结构的局部俯视示意图。

图4是依照本发明一实施例的封装结构的局部俯视示意图。

附图标记如下：

10、20、30、40：封装结构

110：载板

120：重布线层

C1、C2、C3、C4：导电图案

CA：中央区