[发明专利]半导体存储器元件及存储单元

说明书

本发明公开一种半导体存储器元件及存储单元，其中该存储单元包含基底；浮置栅，设置在基底上；控制栅，设置在浮置栅上；第一介电层，设置在浮置栅与控制栅之间；抹除栅，与控制栅合并，设置在浮置栅的第一侧壁上；第二介电层，设置在浮置栅与抹除栅之间；选择栅，设置在浮置栅的相对的第二侧壁上；间隙壁，设置在选择栅与控制栅之间以及选择栅与浮置栅之间；源极掺杂区，设置在基底内且邻近浮置栅的第一侧壁；以及漏极掺杂区，配置在基底内且邻近选择栅。

技术领域

本发明涉及半导体技术领域，特别涉及一种闪存存储器元件。

背景技术

闪存存储器(flash memory)是一种可以区块进行抹除(erase)和重新编程(reprogram)的存储装置。闪存存储器包括具有大量存储单元的存储阵列。每个存储单元包括能够留住电荷的浮置栅极场效晶体管。存储单元通常被分数个区块(block)，通过给浮置栅极充电，可以随机的对区块内的各存储单元进行电编程。存储单元中的数据取决于浮置栅极中电荷的存在与否，而通过区块抹除操作可以将电荷从浮置栅极中去除。

常见类型的闪存单元包括叠栅闪存单元和分栅闪存单元(例如，第三代SUPERFLASH(ESF3)存储单元)。与叠栅闪存单元相比，分栅闪存单元具有更低的功耗、更高的注入效率、更不易受短沟道效应的影响以及抗过抹除能力。然而，现有的ESF3存储架构会有源极线负载效应(source line loading effect)等缺点。

发明内容

本发明的主要目的在于提供一种改良的半导体存储器元件，以解决上述现有技术的不足和缺点。

本发明一方面提供一种半导体存储器元件，包含基底；多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置在所述抹除栅线与所述选择栅线之间，所述抹除栅线与所述控制栅线合并，且所述源极线位于所述抹除栅线下方的所述基底中，其中，所述多条元件线定义出多个存储单元；所述多个存储单元的多个漏极掺杂区，设置在所述基底内且邻近所述选择栅线；多个位线接触，分别设置在所述多个存储单元的所述多个漏极掺杂区上；所述多个存储单元的多个源极掺杂区，电连接至所述基底中的所述源极线且设置在所述抹除栅线下方；以及多个源极线接触，分别设置在所述多个存储单元的所述多个源极掺杂区上，其中，所述多个源极线接触在与所述第一方向正交的第二方向上与所述多个位线接触对齐。

根据本发明实施例，各个所述多个存储单元包含设置在所述控制栅线下方的浮置栅。

根据本发明实施例，在俯视时，所述抹除栅线与所述源极线部分重叠。

根据本发明实施例，各个所述多个源极掺杂区与所述浮置栅的第一侧壁相邻设置。

根据本发明实施例，所述半导体存储器元件还包含第一介电层，设置在所述浮置栅与所述控制栅线之间。

根据本发明实施例，所述第一介电层包含氧化物-氮化物-氧化物(ONO)介电层。

根据本发明实施例，所述半导体存储器元件还包含第二介电层，设置在所述浮置栅与所述抹除栅线之间。

根据本发明实施例，所述第二介电层是氧化硅层。

根据本发明实施例，所述第二介电层仅设置在所述浮置栅的第一侧壁上。

根据本发明实施例，所述第一介电层比所述第二介电层厚。

本发明另一方面提供一种存储单元，包含基底；浮置栅，设置在所述基底上；控制栅，设置在所述浮置栅上；第一介电层，设置在所述浮置栅与所述控制栅之间；抹除栅，与所述控制栅合并，设置在所述浮置栅的第一侧壁上；第二介电层，设置在所述浮置栅与所述抹除栅之间；选择栅，设置在所述浮置栅的相对的第二侧壁上；间隙壁，设置在所述选择栅与所述控制栅之间以及所述选择栅与所述浮置栅之间；源极掺杂区，设置在所述基底内且邻近所述浮置栅的所述第一侧壁；以及漏极掺杂区，配置在所述基底内且邻近所述选择栅。