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[发明专利]闪存器件及其制备方法-CN202310854276.5在审
发明人：王壮壮;杜怡行;姚春;顾林 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-07-12 - 公布日： 2023-10-17 - 主分类号： H10B41/50 文献下载
摘要：本申请提供一种闪存器件及其制备方法，其中制备方法包括：提供衬底、衬垫氧化层和浮栅层，衬底包含存储区和外围逻辑区；在浮栅层、衬垫氧化层和部分厚度的衬底中形成若干沟槽；在沟槽中填充隔离材料层；在隔离材料层和浮栅层表面形成光刻胶层；利用打开存储区光罩得到保留光刻胶层，其中，保留光刻胶层覆盖外围逻辑区和存储区交界处的隔离材料层；刻蚀存储区内的沟槽中的部分隔离材料层。本申请通过利用一打开存储区光罩，该打开存储区光罩只打开存储区内部区域，不打开外围逻辑区和外围逻辑区和存储区交界处区域，使得外围逻辑区和存储区交界处的隔离材料层上表面和浮栅层上表面齐平，从而消除外围逻辑区和存储区交界处的台阶高度差。
闪存器件及其制备方法

[发明专利]包含阶梯结构的微电子装置及相关方法、存储器装置和电子系统-CN202310279752.5在审
发明人：徐丽芳;I·V·恰雷;R·J·希尔 -专利权人：美光科技公司
申请日： 2023-03-21 - 公布日： 2023-09-22 - 主分类号： H10B41/50 文献下载
摘要：本申请涉及包含阶梯结构的微电子装置以及相关方法、存储器装置和电子系统。微电子装置包含堆叠结构，堆叠结构具有通过介电槽结构分隔开且各自包含布置成层的导电结构和绝缘结构的竖直交替序列的块。块中的至少一个包含上部体育场结构、两个顶峰区、下部体育场结构和两个桥接区。上部体育场结构从介电槽结构中的两个并在其间延伸，并且包含阶梯结构，阶梯结构具有包含层中的一些的边缘的台阶。两个顶峰区相对于上部体育场结构水平偏移。下部体育场结构在上部体育场结构下方，插入于两个顶峰区之间，并且包含额外阶梯结构。两个桥接区插入于下部体育场结构和介电槽结构中的两个之间，并在两个顶峰区之间延伸。
包含阶梯结构微电子装置相关方法存储器电子系统

[发明专利]闪存器件及其制备方法-CN202310850144.5在审
发明人：王壮壮;杜怡行;姚春;顾林 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-07-12 - 公布日： 2023-09-15 - 主分类号： H10B41/50 文献下载
摘要：本申请提供一种闪存器件及其制备方法，其中制备方法包括：提供一衬底、衬垫氧化层和浮栅层，衬底包含存储区和外围逻辑区；形成光刻胶材料层；利用STI光罩得到图案化的光刻胶层；以图案化的光刻胶层为掩膜，在浮栅层、衬垫氧化层和衬底中形成沟槽；在沟槽中形成隔离材料层。本申请通过利用STI光罩，在外围逻辑区和存储区交界处不设置沟槽，或者在外围逻辑区和存储区交界处设置多个横向尺寸相同的沟槽，来消除外围逻辑区和存储区交界处的控制栅端头下方的有源区和浅沟槽隔离结构的较大的台阶高度差，避免了存储区和外围逻辑区的交界处CG端头存在多晶硅残留的情况，也避免了过刻蚀多晶硅材料造成外围区电容区产生凹坑缺陷。
闪存器件及其制备方法

[实用新型]半导体装置-CN202320361666.4有效
发明人：村田威史;山部和治 -专利权人：铠侠股份有限公司
申请日： 2023-02-23 - 公布日： 2023-09-12 - 主分类号： H10B41/50 文献下载
摘要：根据一实施方式，半导体装置具备：衬底；及积层膜，设置在所述衬底的上方，且包含在第1方向上相互隔开的多个电极层。所述装置还具备阵列区域，该阵列区域设置在所述衬底上，且包含存储单元阵列，该存储单元阵列具有构成所述多个电极层的多个字线及多个选择线。所述装置还具备第1插塞区域，该第1插塞区域设置在所述衬底上，位于所述阵列区域的第2方向，且包含与所述多个选择线中的第1选择线电连接的第1接触插塞。所述装置还具备第2插塞区域，该第2插塞区域设置在所述衬底上，位于所述第1插塞区域的所述第2方向，且包含与所述多个字线中的第1字线电连接的第2接触插塞。
半导体装置

[发明专利]半导体结构及其制造方法-CN202210206453.4在审
发明人：廖廷丰;翁茂元;刘光文 -专利权人：旺宏电子股份有限公司
申请日： 2022-03-04 - 公布日： 2023-08-25 - 主分类号： H10B41/50 文献下载
摘要：本发明提供半导体结构及其制造方法。半导体结构包含具有侧壁的导电柱、以及设置于导电柱的侧壁的多层隔离结构。多层隔离结构包含第一隔离层与第二隔离层，第一隔离层介于导电柱与第二隔离层之间，第一隔离层包含朝向第二隔离层延伸的多个凸部。第一隔离层的致密度不同于第二隔离层的致密度。
半导体结构及其制造方法

[发明专利]三维快闪存储器元件-CN202210201265.2在审
发明人：丁榕泉 -专利权人：旺宏电子股份有限公司
申请日： 2022-03-03 - 公布日： 2023-08-22 - 主分类号： H10B41/50 文献下载
摘要：本公开提供了一种三维快闪存储器元件，包括：基底、多个第一存储器阵列、多个第一位线、第一共同源极板以及第一阵列穿孔接触窗。多个第一存储器阵列位于所述基底的第一平面区中。多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接。第一共同源极板位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接。第一阵列穿孔接触窗设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。
三维闪存元件

[发明专利]半导体装置及其形成方法-CN202210206451.5在审
发明人：蔡亚峻 -专利权人：旺宏电子股份有限公司
申请日： 2022-03-02 - 公布日： 2023-07-25 - 主分类号： H10B41/50 文献下载
摘要：本公开提供一种半导体装置及其形成方法。在一个方面中，一种半导体装置包含：存储器单元的第一阵列结构，包含第一导电层；存储器单元的第二阵列结构，包含第二导电层；连接结构，沿着第一方向配置于第一阵列结构与第二阵列结构之间；以及电路，邻近于连接结构配置。连接结构包含：第一连接区及第二连接区，第一导电层及第二导电层经由第一连接区及第二连接区可电连接至电路；第一阶梯式结构，经设置以个别地暴露第一阵列结构中的第一导电层；第二阶梯式结构，经设置以个别地暴露第二阵列结构中的第二导电层。第一阶梯式结构及第二阶梯式结构沿着与第一方向垂直的第二方向配置于第一连接区与第二连接区之间。
半导体装置及其形成方法

[发明专利]三维存储装置及其形成方法-CN202180001810.7有效
发明人：张坤 -专利权人：长江存储科技有限责任公司
申请日： 2021-06-07 - 公布日： 2023-07-21 - 主分类号： H10B41/50 文献下载
摘要：公开了三维(3D)存储装置及其形成方法。在某些方面，3D存储装置包括第一半导体结构、与第一半导体结构相对的第二半导体结构、以及在第一半导体结构和第二半导体结构之间的界面层。第一半导体结构包括具有多个交错的堆叠导电层和堆叠电介质层的存储堆叠层。第二半导体结构包括电连接到存储堆叠层的多个外围电路。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。
三维存储装置及其形成方法

[发明专利]具有级位移的台阶结构的三维存储器器件及其制造方法-CN201780002991.9有效
发明人：法月直人;冲住泰亲;马田省吾;小川裕之 -专利权人：桑迪士克科技有限责任公司
申请日： 2017-11-22 - 公布日： 2023-06-23 - 主分类号： H10B41/50 文献下载
摘要：在衬底之上形成阶面结构。在衬底和阶面结构之上形成绝缘层和间隔体材料层的交替堆叠体，其具有阶面结构的高度的近似二倍的总高度。间隔体材料层形成为导电层或用导电层取代。通过平坦化工艺从阶面结构上方移除交替堆叠体的部分。可以在阶面结构上面的第一阶台区中和在位于交替堆叠体的存储器阵列区的相对侧的第二阶台区中兼时地形成阶梯表面。形成一对级位移的阶梯表面。到交替堆叠体的接触体可以仅向下达到该对级位移的阶梯表面的最低表面，并且可以短于交替堆叠体。
具有位移台阶结构三维存储器器件及其制造方法

[发明专利]半导体装置-CN201910687997.5有效
发明人：沓掛静香;松本浩史;斋藤广翔 -专利权人：铠侠股份有限公司
申请日： 2019-07-26 - 公布日： 2023-05-12 - 主分类号： H10B41/50 文献下载
摘要：实施方式提供一种能够实现高集成化及高速化的半导体装置。实施方式的半导体装置具备：衬底；第1绝缘层及第2绝缘层，在与衬底的表面交叉的第1方向上与衬底并排；空隙层，设置在第1绝缘层及第2绝缘层之间；以及第1接点电极及第2接点电极，在第1方向上延伸并在与第1方向交叉的第2方向上排列。第1接点电极及第2接点电极分别具备：第1方向的一端部；第1方向的另一端部；以及第1部分，设置在一端部与另一端部之间且第2方向上的宽度大于一端部的第2方向上的宽度及另一端部的第2方向上的宽度。第1接点电极的第1部分及第2接点电极的第1部分设置在空隙层。
半导体装置

[发明专利]半导体器件及其制造方法-CN201810949566.7有效
发明人：李起洪;皮昇浩;孙玄洙 -专利权人：爱思开海力士有限公司
申请日： 2013-05-08 - 公布日： 2023-05-05 - 主分类号： H10B41/50 文献下载
摘要：一种半导体器件，其通过使用分离地形成在第一焊盘结构和第二焊盘结构中的非对称阶梯形状来形成字线的焊盘部分从而至少局部实现了接触区面积减小。与本领域已知的制造工艺相比，接触区面积减小。这使得器件集成度提高、制造工艺复杂性减小。
半导体器件及其制造方法

[发明专利]一种三维存储器及其制作方法-CN202110332857.3有效
发明人：黄诗琪;刘威 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-29 - 公布日： 2023-04-21 - 主分类号： H10B41/50 文献下载
摘要：本发明涉及一种三维存储器及其制作方法，包括：形成外围电路芯片和多个存储阵列芯片，外围电路芯片包括第一衬底和形成于第一衬底上的第一互连层，每个存储阵列芯片包括多个功能结构；将多个存储阵列芯片进行键合，得到存储阵列组合结构；形成多个互连导接柱，每个互连导接柱用于将各个存储阵列芯片中对应的功能结构一并连接到第一互连层，从而能够利用现有成熟工艺制备外围电路芯片和存储阵列芯片，并通过键合、深孔刻蚀以及金属互连等简单工艺即可实现三维存储器存储密度和容量的增大，同时保证良率，且不会增加形成三维存储器的工艺难度。
一种三维存储器及其制作方法

[发明专利]半导体装置和具有半导体装置的电子系统-CN202210911799.4在审
发明人：金秀贞;任琫淳;全哄秀 -专利权人：三星电子株式会社
申请日： 2022-07-29 - 公布日： 2023-04-14 - 主分类号： H10B41/50 文献下载
摘要：提供了半导体装置和具有半导体装置的电子系统。所述半导体装置可以包括：堆叠体，在基底上沿第一方向延伸；分隔结构，在第一方向上延伸并且分别设置在堆叠体之间；垂直沟道，穿透每个堆叠体；位线，在与第一方向交叉的第二方向上延伸，每个垂直沟道与一对位线叠置；以及接触插塞，将位线连接到垂直沟道。每个堆叠体可以包括：多个电极，堆叠在基底上；以及至少两个上分隔图案，将所述多个电极中的上电极在第二方向上划分为多个部分。垂直沟道可以根据在第二方向上距一个分隔结构的距离而被分类为多种类型，并且每条位线可以连接到所有类型的垂直沟道。
半导体装置具有电子系统

[发明专利]半导体存储器元件、集成电路芯片以及制造垂直存储器结构的方法-CN202210160342.4在审
发明人：沈冠源;邱家荣 -专利权人：旺宏电子股份有限公司
申请日： 2022-02-22 - 公布日： 2023-04-11 - 主分类号： H10B41/50 文献下载
摘要：本公开提供一种半导体存储器元件、集成电路芯片以及制造垂直存储器结构的方法。存储器元件包括基底。多个字线层在基底上。垂直NOR行阵列在多个字线层的第一区域中。每一垂直NOR行包含第一导电柱及第二导电柱。每一垂直NOR行包括以NOR组态配置的第一多个存储器单元，其形成于多个字线层中的字线层与第一导电柱及第二导电柱的交叉点处。垂直NAND行阵列在多个字线层的第二区域中。每一垂直NAND行包含存储器柱。每一垂直NAND行包括以NAND组态配置的第二多个存储器单元，其形成于字线层与存储器柱的交叉点处。
半导体存储器元件集成电路芯片以及制造垂直结构方法

[发明专利]存储组件及其制造方法-CN202111152203.9在审
发明人：蔡文杰;杨政达;林宗玮 -专利权人：华邦电子股份有限公司
申请日： 2021-09-29 - 公布日： 2023-04-04 - 主分类号： H10B41/50 文献下载
摘要：本发明提供一种存储组件，包括：衬底；多个字线，在第一方向延伸，在第二方向排列，位于所述衬底上；虚设结构，与所述多个字线的末端相邻，位于所述衬底上，其中所述虚设结构包括：主体部，在所述第二方向延伸；以及多个延伸部，在所述第一方向延伸，且与所述主体部连接，且介于所述主体部与所述多个字线之间。
存储组件及其制造方法

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