[发明专利]三维存储器及其制备方法以及电子设备及其控制方法

说明书

本申请提供三维存储器及制备方法、电子设备及控制方法。制备方法包括：在衬底上形成叠层结构，在叠层结构中形成贯穿其中并延伸至衬底的沟道结构，沟道结构包括沟道孔和依次形成在沟道孔内壁上的功能层和沟道层；去除衬底，并去除延伸至衬底的部分功能层，以暴露沟道层；形成与暴露的沟道层连接的第一半导体层和第二半导体层。第一半导体层包含第一导电类型的杂质，第二半导体层包含与第一导电类型相反的第二导电类型的杂质。通过利用极性相反的双层半导体层连接沟道层，可在存储器中形成等电位且极性相反的双阵列公共源极，从而有效改善存储器的稳定性，并使存储器在执行擦除、读写和编程操作时，均具有双倍的进程窗口，提高系统的稳定性。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构、一种三维存储器的制备方法、一种电子设备以及一种电子设备控制方法。

背景技术

随着平面型存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型存储器的发展遇到了各种挑战，例如物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面存储器遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可使存储器装置中的每一存储器裸片具有更多数目的存储器单元。

在NAND存储器中，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3DNAND存储器，常规的3D NAND存储器的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将牺牲层去除并填充导电材料形成栅极层，以得到3D NAND存储器。随着制备工艺的发展，为了实现更高的存储密度，3D NAND存储器中堆叠的层数也需随之显著增加，例如由32层发展到64层，甚至128层等。然而，随着3D NAND存储器中堆叠的层数的增加，其稳定性随之降低，制作工艺的难度也随之增大。

因而，如何在不影响三维存储器结构性能的前提下，提供一种简单易行并且能够有效提高三维存储器的稳定性的方法是目前亟待解决的问题。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构中形成贯穿其中并延伸至所述衬底的沟道结构，所述沟道结构包括沟道孔和依次形成在所述沟道孔的内壁上的功能层和沟道层；去除所述衬底，并去除延伸至所述衬底中的部分所述功能层，以暴露与去除的部分所述功能层对应的所述沟道层；以及形成与暴露的所述沟道层连接的第一半导体层和第二半导体层，其中，所述第一半导体层包含第一导电类型的杂质；以及所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

在本申请的一个实施方式中，所述沟道层为非掺杂的半导体材料层；或者所述沟道层为包含所述第一导电类型或所述第二导电类型杂质的半导体材料层，其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。

在本申请的一个实施方式中，所述第一半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3；以及所述第二半导体层的杂质掺杂浓度为10¹⁵～10¹⁷cm^-3。

在本申请的一个实施方式中，所述沟道层的杂质掺杂浓度小于或等于10¹³cm^-3。

在本申请的一个实施方式中，形成与暴露的所述沟道层连接的第一半导体层和第二半导体层包括：在所述叠层结构的底面以及暴露的所述沟道层的表面形成所述第一半导体层；对所述第一半导体层进行平坦化处理，以再次暴露出部分所述沟道层；以及在所述第一半导体层的表面形成所述第二半导体层以连接再次暴露的部分所述沟道层。