[发明专利]半导体器件及其制造方法在审
| 申请号： | 202111197901.0 | 申请日： | 2021-10-14 |
| 公开（公告）号： | CN114944364A | 公开（公告）日： | 2022-08-26 |
| 发明（设计）人： | 张喆淳;金想起;郑一根;韩正勋 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | H01L23/00 | 分类号： | H01L23/00;H01L21/78 |
| 代理公司： | 北京市立方律师事务所 11330 | 代理人： | 李娜;王占杰 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
1.一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括多个芯片区域和被构造为单独地围绕每个所述芯片区域的划线道区域；
坝结构，所述坝结构位于所述半导体衬底的所述划线道区域中；
电介质层，所述电介质层位于所述半导体衬底的上表面上；
绝缘中间层，所述绝缘中间层位于所述电介质层的上表面上；
导电图案，所述导电图案位于所述绝缘中间层的上表面上；以及
感光绝缘层，所述感光绝缘层位于所述导电图案的上表面上，
其中，所述半导体器件的一个或更多个内表面限定沟槽，所述沟槽在所述划线道区域中延伸穿过所述绝缘中间层和所述电介质层，以暴露所述坝结构，
其中，所述半导体器件还包括连接到所述坝结构的裂纹阻挡层，所述裂纹阻挡层位于所述沟槽的底表面和内侧表面的至少一部分上，所述裂纹阻挡层被构造为阻挡在沿着所述划线道区域切割所述半导体衬底期间在所述划线道区域中产生的裂纹扩展到任何所述芯片区域中，
其中，所述感光绝缘层包括至少部分地填充所述沟槽的裂纹阻挡部分，所述裂纹阻挡部分被构造为阻挡所述裂纹从所述划线道区域扩展到任何所述芯片区域中。
2.根据权利要求1所述的半导体器件，其中，所述沟槽被构造为围绕一个或更多个所述芯片区域的相邻的角部。
3.根据权利要求1所述的半导体器件，其中，所述沟槽被构造为完全围绕一个或更多个所述芯片区域。
4.根据权利要求1所述的半导体器件，其中，所述沟槽具有上端的上宽度和下端的下宽度，所述下宽度比所述上宽度窄。
5.根据权利要求4所述的半导体器件，其中，所述沟槽具有从所述下端向所述上端逐渐增大的宽度。
6.根据权利要求1所述的半导体器件，其中，所述沟槽的宽度为所述划线道区域的宽度的2.5/30倍至3.5/30倍。
7.根据权利要求1所述的半导体器件，其中，所述裂纹阻挡层包括被隔离成不与所述导电图案直接接触的上端，使得所述裂纹阻挡层暴露所述沟槽的所述内侧表面的上部。
8.一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括多个芯片区域和被构造为单独地围绕每个所述芯片区域的划线道区域；
其中，所述半导体器件的一个或更多个内表面在所述划线道区域中限定沟槽；
其中，所述半导体器件还包括位于所述沟槽中的裂纹阻挡层，所述裂纹阻挡层被构造为阻挡在沿着所述划线道区域切割所述半导体衬底期间在所述划线道区域中产生的裂纹扩展到所述芯片区域中，并且
其中，所述半导体器件还包括至少部分地填充所述沟槽的裂纹阻挡部分，所述裂纹阻挡部分被构造为阻挡所述裂纹从所述划线道区域扩展到任何所述芯片区域中。
9.根据权利要求8所述的半导体器件，其中，所述沟槽被构造为围绕一个或更多个所述芯片区域的相邻的角部。
10.根据权利要求8所述的半导体器件，其中，所述沟槽被构造为完全围绕一个或更多个所述芯片区域。
11.根据权利要求8所述的半导体器件，所述半导体器件还包括：
坝结构，所述坝结构位于所述半导体衬底的所述划线道区域中；
电介质层，所述电介质层位于所述半导体衬底的上表面上；
绝缘中间层，所述绝缘中间层位于所述电介质层的上表面上；
导电图案，所述导电图案位于所述绝缘中间层的上表面上；以及
感光绝缘层，所述感光绝缘层位于所述导电图案的上表面上。
12.根据权利要求11所述的半导体器件，其中，所述沟槽延伸穿过所述绝缘中间层和所述电介质层，以暴露所述坝结构。
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