[发明专利]静电保护结构、芯片

说明书

本公开涉及半导体技术领域，提出一种静电保护结构、芯片，静电保护结构包括：半导体衬底、第一P型阱、第一N型阱、第一N型掺杂部、第一P型掺杂部、第二N型掺杂部、第二P型掺杂部、第三掺杂阱、第三P型掺杂部、第三N型掺杂部。第一P型阱、第一N型阱、第三掺杂阱位于半导体衬底内；第一N型掺杂部、第一P型掺杂部位于第一N型阱内且间隔设置；第二N型掺杂部、第二P型掺杂部位于第一P型阱且间隔设置；第三P型掺杂部、第三N型掺杂部位于第三掺杂阱内且间隔设置；第二N型掺杂部、第二P型掺杂部、第三N型掺杂部电连接，第一N型掺杂部与第三P型掺杂部电连接。该静电保护结构具有较小的触发电压。

技术领域

本公开涉及半导体技术领域，尤其涉及一种静电保护结构、芯片。

背景技术

芯片中一般需要设置有静电保护电路ESD(Electro-Static discharge)，静电保护电路用于释放芯片中的静电以避免芯片中的核心电路在静电作用下损坏。

相关技术中，常用的静电保护结构有MOS管、二极管、晶闸管等元器件。然而，相关技术中的静电保护结构触发电压较高，即相关技术中的静电保护结构不能在较低的静电电压下及时触发以释放静电。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

公开内容

根据本公开的一个方面，提供一种静电保护结构，该静电保护结构包括：半导体衬底、第一P型阱、第一N型阱、第一N型掺杂部、第一P型掺杂部、第二N型掺杂部、第二P型掺杂部、第三掺杂阱、第三P型掺杂部、第三N型掺杂部。第一P型阱位于所述半导体衬底内；第一N型阱位于所述半导体衬底内；第一N型掺杂部位于所述第一N型阱内；第一P型掺杂部位于所述第一N型阱内，且与所述第一N型掺杂部间隔设置；第二N型掺杂部位于所述第一P型阱内；第二P型掺杂部位于所述第一P型阱内，且与所述第二N型掺杂部间隔设置；第三掺杂阱位于所述半导体衬底内；所述第三P型掺杂部位于所述第三掺杂阱内；所述第三N型掺杂部位于所述第三掺杂阱内，且所述第三N型掺杂部与所述第三P型掺杂部间隔设置；其中，所述第二N型掺杂部、所述第二P型掺杂部、所述第三N型掺杂部电连接，所述第一N型掺杂部与所述第三P型掺杂部电连接。

本示例性实施例中，第一P型掺杂部可以形成一PNP三极管的发射极，第一N型阱可以形成该PNP三极管的基极，第二P型掺杂部可以形成该PNP三极管的集电极。第二N型掺杂部可以形成一NPN型三极管的发射极，第一P型阱可以形成该NPN型三极管的基极，第一N型掺杂部可以形成该NPN型三极管的集电极。第三P型掺杂部可以形成一二极管的阳极，第三N型掺杂部可以形成该二极管的阴极。当第一P型掺杂部的等电位点发生静电累积时，上述二极管开启，电流从第一P型掺杂部进入，并依次流经第一N型阱、第一N型掺杂部、上述二极管，并从第三N型掺杂部流出。该电流路径可以形成上述NPN型三极管和PNP型三极管的辅助触发电流路径，该辅助触发电流路径可以使得PNP型三极管、NPN型三极管的发射极和基极形成电位差，从而触发PNP型三极管、NPN型三极管导通，导通的NPN型三极管和PNP型三极管形成正反馈电路，从而该静电保护电路可以将第一P型掺杂部等电位点上的静电快速的释放到第三N型掺杂部，因而该静电保护结构具有较小的触发电压和较快的启动速度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开静电包括电路一种示例性实施例的结构示意图；

图2为本公开静电保护结构一种示例性实施例的结构示意图；