[发明专利]一种具有沟道缓冲层的半超结MOSFET器件及其制备方法

说明书

本发明公开了一种具有沟道缓冲层的半超结MOSFET器件及其制备方法，该器件包括：N_BAL电压支撑层；P‑pillar区和N‑pillar区，设置于N_BAL电压支撑层表面，且两者在水平方向间隔排列；P型基区和N+注入区，依次设置于P‑pillar区和N‑pillar区上；以及，位于N+注入区上的源极金属，位于N_BAL电压支撑层下表面的漏极金属，位于P型基区和N+注入区内的沟槽栅结构；其中，N‑pillar区内设有N‑buffer区，N‑buffer区的最上端与P‑pillar区的最上端在同一平面上，且N‑buffer区的宽度大于N‑pillar区的宽度。本发明提供的半超结MOSFET器件具有较低的功耗、较高的可靠性以及较好的抗雪崩能力。

技术领域

本发明属于半导体技术领域，具体涉及一种具有沟道缓冲层的半超结MOSFET器件及其制备方法。

背景技术

功率半导体器件是进行电能(功率)处理的半导体器件。随着半导体技术的发展，以功率MOS器件为代表的场控功率器件，已经发展成为功率半导体的主力器件。功率MOS器件由于具有输入阻抗高、易驱动和较高频率等诸多优点，是功率半导体器件中单一品种市场份量最大的产品。

由于功率MOS器件主要用于功率处理，因此器件的功耗控制尤为重要。而在传统的功率MOS器件中，导通电阻和击穿电压为平方关系，因而控制器件功耗和器件击穿电压之间的矛盾成为阻碍功率MOS器件发展的重要因素。超结理论的提出改善了导通电阻和击穿电压的关系，由原来的平方关系变为线性关系，使得功率MOS器件得以进一步发展。

然而，由于工艺偏差，会导致栅极和n柱位置发生偏差，从而使得导通电阻额外增加；同时，在阻断模式下，在栅氧和n柱接触处会出现强电场，造成器件的可靠性下降。此外，由于器件内部的寄生晶体管，还使得器件的抗雪崩能力下降。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种具有沟道缓冲层的半超结MOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

一种具有沟道缓冲层的半超结MOSFET器件，包括：

N_BAL电压支撑层；

P-pillar区和N-pillar区，设置于所述N_BAL电压支撑层上表面，且两者在水平方向间隔排列；

P型基区和N⁺注入区，依次设置于所述P-pillar区和所述N-pillar区上；以及，

位于所述N⁺注入区上的源极金属，位于所述N_BAL电压支撑层下表面的漏极金属，位于所述P型基区和所述N⁺注入区内的沟槽栅结构；

其中，所述N-pillar区内设有N-buffer区，所述N-buffer区的最上端与所述P-pillar区的最上端在同一平面上，且所述N-buffer区的宽度大于所述N-pillar区的宽度。

在本发明的一个实施例中，所述N-buffer区的深度为1.9μm-2.4μm，宽度为2.5μm-2.8μm，掺杂浓度为5×10¹⁶cm^-3--9×10¹⁶cm^-3。

在本发明的一个实施例中，还包括设置在所述N-buffer区内的P⁺接触区域，其中，所述P⁺接触区域起始于所述沟槽栅结构的栅氧层下表面，并向下延伸至所述N-buffer区内，且所述P⁺接触区域的深度小于所述N-buffer区的深度，所述P⁺接触区域宽度小于所述栅氧层的宽度。