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[发明专利]具有动态载流子通道的低损耗超结IGBT器件及其制造方法-CN202110875708.1有效
发明人：何艳静;张飞翔;袁嵩;弓小武 -专利权人：广州华浦电子科技有限公司
申请日： 2021-07-30 - 公布日： 2023-10-27 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种具有动态载流子通道的低损耗超结IGBT器件及其制造方法，器件结构包括：N‑漂移区、P‑掺杂区、空穴阻挡层、P基区、N+源区、P+接触区、P‑沟槽区、第一栅极、源极以及欧姆接触区，P‑掺杂区位于N‑漂移区中，且左右相对；P‑沟槽区位于P‑掺杂区上，且位于空穴阻挡层的两侧，第一栅极和源极之间，并与P‑掺杂区接触；还包括：在N‑漂移区下表面自上而下排布的N‑缓冲区、P+集电区、集电极以及第二栅极，第二栅极，位于N‑漂移区的下表面，且位于N‑缓冲区的两侧。本发明的方案，一方面在提高电导调制效果降低导通功耗的同时也有效提高了器件阻断能力；另一方面增加动态载流子通道能够降低关断时间和关断功耗，并使器件拥有一定的方向阻断能力。
具有动态载流子通道损耗 igbt 器件及其制造方法

[发明专利]一种垂直导电型功率半导体器件双面压接封装结构-CN202210824287.4有效
发明人：江希;徐志佳;尹溶璐;袁嵩;何艳静;弓小武 -专利权人：西安电子科技大学
申请日： 2022-07-13 - 公布日： 2023-09-29 - 主分类号： H01L25/07 文献下载
摘要：本发明涉及一种垂直导电型功率半导体器件双面压接封装结构，包括：第一功率电极端盖、第一驱动电极弹簧针PCB组件、若干第一功率电极钼片、若干第一功率电极柔性导电金属片、若干定位框、若干功率芯片、若干第二功率电极柔性导电金属片、若干第二功率电极钼片、第二驱动电极弹簧针PCB组件、第二功率电极端盖和陶瓷管壳。该封装结构采用缓冲层代替键合引线与芯片电极相连，提高器件的开关速度，降低器件损耗；提高了模块的功率密度和散热效率，降低了并联芯片之间的寄生参数和开关过程中的噪声尖峰电压；同时实现了芯片双面栅极接触金属的引出，提高功率模块的应用可靠性，更好地满足双向功率半导体芯片的应用需求。
一种垂直导电功率半导体器件双面封装结构

[发明专利]一种级联氮化镓功率电路模块封装结构-CN202310721167.6在审
发明人：江希;吴越;袁嵩;何艳静;弓小武 -专利权人：西安电子科技大学
申请日： 2023-06-16 - 公布日： 2023-09-05 - 主分类号： H01L25/07 文献下载
摘要：本发明公开了一种级联氮化镓功率电路模块封装结构，包括：形成封装体的两个双面覆铜陶瓷基板、至少一个第一级联氮化镓功率电路和至少一个第二级联氮化镓功率电路；第一级联氮化镓功率电路与两个双面覆铜陶瓷基板的焊盘和铜柱采用银烧结连接；第二级联氮化镓功率电路与两个双面覆铜陶瓷基板的焊盘和铜柱采用银烧结连接。本发明的氮化镓芯片、MOSFET芯片通过顶部、底部的双面覆铜陶瓷基板进行散热，能够提升模块的性能与寿命。本发明采用了通过焊盘、铜柱将MOSFET芯片与氮化镓芯片互连，减小了因为铝键合线互连而带来的一系列寄生参数，降低了器件的功耗，提升器件的可靠性。
一种级联氮化功率电路模块封装结构

[发明专利]一种基于电晕放电的高压直流输电线路取能系统-CN202111647688.9在审
发明人：袁嵩;江希;何艳静;刘启帆;弓小武 -专利权人：西安电子科技大学
申请日： 2021-12-29 - 公布日： 2023-07-11 - 主分类号： H02J50/00 文献下载
摘要：本发明涉及一种基于电晕放电的高压直流输电线路取能系统，包括取能装置和电能储存装置，取能装置用于设置在输电线缆的周围以收集输电线缆电晕放电产生的离子流并将离子流变换为电能；取能装置包括壳体、支撑结构和若干取能电极，壳体用于设置在输电线缆的周围，支撑结构连接壳体和输电线缆以将壳体固定在输电线缆周围的一定距离处，若干取能电极分布在壳体的靠近输电线缆的表面上；电能储存装置与取能装置电连接，用于对电能进行检测、变换以及分配。该取能系统通过收集输电线缆产生的离子流并将其转换为电能，取能装置与输电线缆没有直接的电气接触，不会对输电线缆本身性能产生影响，同时利用了本该耗散在外界环境中的能量，提高了能源的利用率。
一种基于电晕放电高压直流输电线路系统

[发明专利]一种集成HJD的SiC UMOSFET器件及其制备方法-CN202310301789.3在审
发明人：何艳静;付皓瑜;袁昊;宋庆文;汤晓燕;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2023-03-24 - 公布日： 2023-07-04 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种集成HJD的SiC UMOSFET器件及其制备方法，包括：金属化漏极、N+衬底区、N‑外延区、N‑csl区、P‑base区、P+埋层、两个P+注入区、N+注入区、P+PolySi区、栅介质层、N‑PolySi栅极和金属化源极。其中，N‑PolySi栅极的深度大于P‑base区，P+埋层和第二P+注入区的深度相同并且大于沟槽深度。源极与第一P+注入区、N+注入区之间的接触界面为欧姆接触，P+PolySi区与N‑外延区的界面为异质结接触。本发明在器件内集成了异质结二极管结构，提高了元胞面积的利用率，进一步减小开启电压，减小了器件的开关损耗，并通过P+埋层和P+注入区提高了器件的耐压能力。
一种集成 hjd sic umosfet 器件及其制备方法

[发明专利]一种集成HJD的SiC VDMOSFET器件及其制备方法-CN202310312836.4在审
发明人：何艳静;付皓瑜;袁昊;宋庆文;汤晓燕;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2023-03-27 - 公布日： 2023-06-30 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种集成HJD的SiC VDMOSFET器件及其制备方法，包括：金属化漏极、N+衬底层、N‑外延层、P‑基区、P+注入区、N+注入区、N‑掺杂区、P+多晶硅区、栅介质层、N+多晶硅栅极和金属化源极。其中，P‑基区、P+注入区和N‑掺杂区的深度相同，源极与P+注入区、N+注入区和P+多晶硅区之间的接触界面为欧姆接触，P+多晶硅区与N‑掺杂区的界面为异质结接触。本发明在器件内集成了异质结二极管结构，提高了元胞面积的利用率，进一步减小开启电压的同时减小了栅电容，减小了开启时间和器件的开关损耗。
一种集成 hjd sic vdmosfet 器件及其制备方法

[发明专利]提高SiC MOSFET抗浪涌能力的半导体器件-CN202310265078.5在审
发明人：何艳静;裴冰洁;赖建锟;袁昊;宋庆文;汤晓燕;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2023-03-17 - 公布日： 2023-06-27 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种提高SiC MOSFET抗浪涌能力的半导体器件，涉及碳化硅功率半导体领域，包括：第一元胞区，第一元胞区包括多个阵列排布的晶体管，晶体管包括体二极管；第一二极管区，至少部分围绕第一元胞区，第一二极管区包括多个二极管；其中，每个二极管包括并联设置的第一子二极管和第二子二极管；第二元胞区，至少部分围绕第一二极管区，第二元胞区包括多个阵列排布的晶体管；第二二极管区，至少部分围绕第二元胞区，第二二极管包括多个二极管。本发明的第一二极管区和第二二极管区的二极管能够降低第一元胞区和第二元胞区的晶体管的导通压降，降低结温，还能一定程度上抑制电流集中，提高抗浪涌电流冲击能力。
提高 sic mosfet 浪涌能力半导体器件

[发明专利]反激式转换器及其操作方法-CN202010269190.2有效
发明人： 弓小武;马克·法伦坎普;安东尼·桑德斯 -专利权人：英飞凌科技奥地利有限公司
申请日： 2018-06-20 - 公布日： 2023-06-20 - 主分类号： H02M3/335 文献下载
摘要：本发明公开了反激式转换器及其操作方法。反激式转换器包括连接至变压器的初级侧绕组的初级侧开关和连接至变压器的次级侧绕组的次级侧开关。通过以下来操作反激式转换器：控制初级侧开关，以在初级侧开关的导通时段期间将能量存储在变压器中；与切断初级侧开关同步地接通次级侧开关，以将能量从变压器传递至次级侧；基于当初级侧开关导通时在次级侧绕组处测量的反射输入电压来确定次级侧开关的关断时间；当确定次级侧开关的关断时间时，考虑反射输入电压的稳定时间，使得稳定时间对关断时间具有少许影响或者没有影响，并且基于关断时间来切断次级侧开关。
反激式转换器及其操作方法

[发明专利]市电转换电路、方法、装置和存储介质-CN202111412245.1在审
发明人： 弓小武;淳于江民;段卫垠 -专利权人：无锡华润微电子有限公司
申请日： 2021-11-25 - 公布日： 2023-05-26 - 主分类号： H02M7/217 文献下载
摘要：本申请涉及一种市电转换电路、方法、装置和存储介质。其中，市电转换电路，包括整流电路、控制电路和开断电路；整流电路的输入端用于连接市电电网，输出端连接开断电路的第一端；开断电路的第二端用于连接电子器件，控制端连接控制电路；控制电路用于获取电子器件的工作电压和整流电路输出的整流电压；控制电路还用于根据工作电压和/或整流电压，控制开断电路导通整流电路与电子器件的连接。上述市电转换电路实现了在低压段内进行高效供电。同时上述市电转换电路相较于传统技术方案，无需辅助绕组且供电低压段为根据电子器件需求而设定的固定值，进一步简化了电路，从而降低了成本且提高了电路可靠性。
市电转换电路方法装置存储介质

[发明专利]控制电路和电源转换电路-CN202111415161.3在审
发明人：段卫垠;淳于江民;弓小武;陈剑 -专利权人：无锡华润微电子有限公司
申请日： 2021-11-25 - 公布日： 2023-05-26 - 主分类号： H02M1/08 文献下载
摘要：本发明涉及一种用于控制开关电源中开关器件的导通时间的控制电路和电源转换电路，该控制电路利用能够根据输入电压Vin、输出电流Iout和工作模式自适应变化的电流源，改变充电电容充电至第一参考电压的时长，从而自适应补偿开关电源中开关器件的导通时长Ton，可以减小PWM频率变化的幅度，甚至可以实现开关电源的PWM定频控制，以及控制输入电流纹波幅度在一个较小的范围变化。且如果开关器件的导通时间随负载电流增大而减小，开关电源的PWM频率增加，从而使得输出功率增加，减小电压和电流纹波。在可以在较小频率范围内，按照恒压、恒流工作模式，输入、输出电压范围和功率等级来优化每一种工况下的开关时间，提高恒压和恒流补偿控制精度。
控制电路电源转换电路

[发明专利]一种SiC MOSFET重复浪涌测试方法-CN202211446525.9在审
发明人：何艳静;赖建锟;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2022-11-18 - 公布日： 2023-04-07 - 主分类号： G01R31/26 文献下载
摘要：本发明公开了一种SiC MOSFET重复浪涌测试方法，包括：选取TO‑247封装的SiC MOSFET待测器件；将SiC MOSFET待测器件放置于浪涌测试电路中；选择用于浪涌测试电路的栅极偏置电压；选择用于浪涌测试电路的测试温度；在上述栅极偏置电压和测试温度下，触发波形发生器，浪涌测试电路在第一个浪涌周期内完成一次浪涌电流冲击测试；重复若干周期的浪涌电流冲击测试后，判断该SiC MOSFET待测器件是否失效或是明显退化，若未发生失效或是明显退化，继续测试，若发生了失效或是明显退化，停止测试。本发明结合浪涌测试电路和测试方法可以快速、准确地得到SiC MOSFET器件的浪涌可靠性数据。
一种 sic mosfet 重复浪涌测试方法

[发明专利]一种集成HJD的SiC DMOSFET器件及其制备方法-CN202211261003.1在审
发明人：何艳静;毛雪妮;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2022-10-14 - 公布日： 2023-03-24 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成HJD的SiC DMOSFET器件及其制备方法，包括：从下至上依次层叠设置的金属化漏极、N+衬底区、N‑外延区；第一和第二P‑base区设置于N‑外延区内；第一和第四P+注入区分别设置于第一和第二P‑base区内，第二和第三P+注入区设置于N‑外延区内；第一和第二N+注入区分别设置于第一和第二P‑base区内；N‑PolySi区设置于第二和第三P+注入区间的N‑外延区上；第一和第二N‑PolySi栅极分别设置于第一和第二栅介质层内，第一和第二栅介质层分别设置于指定栅极区域；金属化源极设置于器件上表面。本发明提高了器件性能。
一种集成 hjd sic dmosfet 器件及其制备方法

[发明专利]功率器件的控制方法和电流源-CN202110674400.0在审
发明人： 弓小武;淳于江民;段卫垠;陈剑 -专利权人：无锡华润微电子有限公司
申请日： 2021-06-17 - 公布日： 2022-12-20 - 主分类号： H02M1/08 文献下载
摘要：本申请涉及一种功率器件的控制方法和电流源，其中，应用于电流源控制功率器件导通的控制方法中，电流源先输出第一电流对功率器件的栅极进行预充电，使功率器件的栅极电压达到第一阈值电压，此时即将进入米勒平台；然后电流源输出相对较小的第二电流对功率器件的栅极进行充电至栅极电压满足设定的驱动电压要求，抑制漏源电压变化率，避免引起电磁干扰。关断过程沿用这种思路进行分段控制。通过这种精准分段控制，在各段向栅极提供不同大小的驱动电流，既减小了开关切换周期，即降低开关损耗，又保证了抗电磁干扰的效果。且该控制实现不需要额外的dv/dt或di/dt检测电路等硬件装置，成本低，且不受硬件电路框架限制，适应性、灵活性强。
功率器件控制方法电流

[发明专利]集成HJD的碳化硅UMOSFET器件及其制备方法-CN202210808416.0在审
发明人：何艳静;毛雪妮;汤晓燕;袁昊;宋庆文;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2022-07-08 - 公布日： 2022-11-11 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成HJD的碳化硅UMOSFET器件及其制备方法，涉及半导体技术领域，包括：衬底；外延层，位于衬底的一侧；间隔排布的第一注入区和第二注入区，分别位于外延层背离衬底的一侧；多晶硅层，位于第一注入区与第二注入区之间，且位于外延层背离衬底的一侧，多晶硅层与外延层之间为异质结接触；源极，位于第一注入区、第二注入区和多晶硅层背离衬底的一侧，且源极至少部分覆盖第一注入区、第二注入区和多晶硅层。本申请能够减小了开关的损耗，提高了器件的能量转化效率。
集成 hjd 碳化硅 umosfet 器件及其制备方法

[发明专利]一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法-CN202110633952.7有效
发明人：何艳静;王颖;袁嵩;江希;弓小武 -专利权人：西安电子科技大学
申请日： 2021-06-07 - 公布日： 2022-11-11 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法，方法包括：依次生长n+型衬底、第一n‑外延层、第一pn超结漂移区、第二n‑外延层；在第二n‑外延层内形成p型基区；刻蚀形成第一沟槽；在第一沟槽的表面生长栅极氧化膜；在第一沟槽开口处的p型基区表面形成n+源区；刻蚀形成第二沟槽；利用第二沟槽形成第二pn超结漂移区；对第二pn超结漂移区进行离子注入形成p+注入区；在第一沟槽形成栅极；在n+源区和p+注入区表面形成源极，在n+型衬底下表面形成漏极。本发明有效缓解了击穿电压、导通电阻和损耗之间的矛盾，获得高击穿电压，并降低导通电阻，从而提升了器件性能，且可以缩小器件尺寸，便于大批量生产。
一种沟槽双层 vdmosfet 半导体器件及其制备方法

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