[发明专利]半导体存储装置以及错误检测纠正相关信息的读出方法

说明书

本发明提供一种半导体存储装置以及错误检测纠正相关信息的读出方法，其可输出与在连续读出动作中进行了错误纠正的页相关的各种信息。本发明的NAND型的闪速存储器包括：存储单元阵列；连续读出部件，连续地读出存储单元阵列的页；错误检测纠正相关信息存储部(190)，针对由连续读出部件连续读出的页，存储由错误检测纠正电路(130)进行了错误纠正的的页相关的错误检测纠正相关信息；以及输出部件，响应于连续读出动作后的读出命令，输出错误检测纠正相关信息存储部(190)中所存储的错误检测纠正相关信息。

技术领域

本发明涉及一种与非(NAND)型闪速存储器，尤其涉及与在连续读出动作中进行了错误纠正的页相关的信息的输出，一种半导体存储装置以及错误检测纠正相关信息的读出方法。

背景技术

为了实现与或非(NOR)型串行闪速存储器的兼容性，在NAND型闪速存储器中也有时搭载串行接口，从而能够进行页的连续读出。此外，为确保连续读出的正确性，亦需要可在连续读出动作中利用错误检测纠正电路(以下称为ECC(Error Checking andCorrection)电路)进行ECC处理的闪速存储器。

在图1中示出了搭载有芯片上(on chip)ECC功能的NAND型闪速存储器的概略构成。闪速存储器包括：包含NAND串(string)的存储单元阵列10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、ECC电路40、及输入输出电路50。页缓冲器/读出电路20包括：保持读出数据或应编程的数据的两个锁存器(latch)L1、L2(一个锁存器例如2KB)，锁存器L1、锁存器L2分别包括第一高速缓存(cache)C0及第二高速缓存C1(一个高速缓存例如1KB)。

在搭载有串行外设接口(Serial Peripheral Interface，SPI)功能的NAND型闪速存储器中进行连续读出的情况下，主机装置与时钟信号同步地输入8位的页数据读出命令(例如“13h”)及16位的页地址PA。由此，闪速存储器成为连续读出模式，页地址PA自动地递增，从存储单元阵列10连续地读出页，并将所读出的数据与时钟信号CLK同步地输出至外部。连续读出例如通过读出结束的命令或者芯片选择信号的触发来结束。

通过连续读出动作一次读出的数据的尺寸例如由主机装置侧的高速缓存寄存器的尺寸来决定。即，当高速缓存寄存器由来自闪速存储器的数据占满时，主机装置使连续读出停止，并在此期间对高速缓存寄存器内所保持的数据进行处理。当数据处理结束后，主机装置再次访问闪速存储器，并输出连续读出的命令。

在连续读出时，将从存储单元阵列10读出的页数据传送至锁存器L1，锁存器L1中所保持的数据以1/2页为单位(第一高速缓存C0或第二高速缓存C1)传送至锁存器L2。另一方面，在输出锁存器L2的第一高速缓存C0中所保持的数据的期间，第二高速缓存C1中所保持的数据由ECC电路40进行处理，在输出第二高速缓存C1中所保持的数据的期间，第一高速缓存C0中所保持的数据由ECC电路40进行处理。锁存器L2的第一高速缓存C0或第二高速缓存C1中所保持的数据与外部时钟信号CLK同步地从输入输出电路50输出。

为了对通过连续读出动作而读出的数据的可靠性进行评估等，主机装置能够向闪速存储器发出读出命令，所述读出命令读出与在连续读出动作中进行了错误纠正的页相关的信息。所述读出命令例如是“最后错误检测纠正失败页地址(Last ECC Failure PageAddress)命令(例如“A9h”)”。主机装置当在连续读出动作后发出“A9h”的读出命令后，可从闪速存储器获得在连续读出动作中最后进行了错误纠正的页的页地址。即，当闪速存储器接收到“A9h”的读出命令后，即使在连续的页中存在其他进行了错误纠正的页，也不会输出所述信息。

在图2中示出了“A9h”的读出命令的动作时序图。通过主机装置使芯片选择信号/CS成为低电平，并选择闪速存储器。接着，当与时钟信号CLK同步地从主机装置向闪速存储器输入8位的“A9h”的读出命令时，闪速存储器与时钟信号CLK同步地将最后进行了错误纠正的页的16位的页地址输出至主机装置。