[发明专利]半导体结构及其制备方法

说明书

本发明提供一种半导体结构及其制备方法，包括提供一半导体衬底；于半导体衬底上形成堆叠结构，堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；堆叠结构具有阶梯区域，于阶梯区域中形成多级台阶，每级台阶包括至少一个叠层对，每级台阶的顶面显露出对应的叠层对的第二叠层单元的表面；形成蚀刻缓冲层覆盖第二叠层单元的表面，其中，蚀刻缓冲层为导电材料；于各蚀刻缓冲层上同时形成接触孔，接触孔显露蚀刻缓冲层。利用本发明，通过在台阶表面设置蚀刻缓冲层，可以在一个蚀刻工艺过程中同时完成所有接触孔的蚀刻，不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本。

技术领域

本发明属于半导体设计及制造领域，特别是涉及半导体结构及其制备方法。

背景技术

一般来说，三维存储器包括由栅极层和层间介质层交替堆叠形成的栅极叠层结构，连接柱(Contact，简称CT)在栅极叠层结构的阶梯区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。

由于不同栅极层到三维存储器顶面的距离不同，在阶梯区域中需要通过多个掩模蚀刻工艺中形成深度逐渐增加的接触孔，以分别暴露出对应的栅极层，并通过随后在接触孔中形成的连接柱将对应的栅极层引出，这不仅工艺过程复杂，而且成本高昂。

另外，随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔的深度越来越深，对于接触孔的蚀刻工艺要求越来越苛刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，从而使得对存储单元的控制错误，引发存储失效。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有3D NAND的制备工艺中，接触孔蚀刻工艺复杂、成本高昂以及极易造成栅极层击穿的技术问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构制备方法，所述半导体结构制备方法包括：

提供一半导体衬底；

于所述半导体衬底上形成堆叠结构，所述堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；

所述堆叠结构具有阶梯区域，于所述阶梯区域中形成多级台阶，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述第二叠层单元的表面；

形成蚀刻缓冲层覆盖所述第二叠层单元的表面，其中，所述蚀刻缓冲层为导电材料；

于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露所述蚀刻缓冲层。

在一可选实施例中，所述半导体结构制备方法还包括，于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。

在一可选实施例中，所述于所述接触孔中填充导电材料以形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。

在一可选实施例中，所述连接柱的材料包括包氮化钛及钨复合层。

在一可选实施例中，所述形成蚀刻缓冲层覆盖所述第二叠层单元的表面的步骤包括：

于所述台阶的侧壁形成侧壁间隔层；

于被形成有所述侧壁间隔层的所述台阶的顶面显露出的所述第二叠层单元的表面形成所述蚀刻缓冲层。