[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法，其中，半导体结构的形成方法包含：在基板上依序形成外延层及半导体层。在半导体层上形成图案化硬遮罩层。图案化硬遮罩层包含至少二开口。使用图案化硬遮罩层作为刻蚀遮罩，并刻蚀半导体层，以移除至少二开口下方的半导体层。移除介于至少二开口之间的图案化硬遮罩层。使用图案化硬遮罩层的剩余部分作为刻蚀遮罩，并刻蚀半导体层及外延层，以使外延层具有凹槽及凸部。凸部位于凹槽的底表面上且在介于至少二开口之间的图案化硬遮罩层的下方。移除图案化硬遮罩层的剩余部分。在半导体层及外延层上形成具有第一沟槽的第一介电层。本发明能够使半导体结构中的电场与电荷更加均匀，来获得更优良的电性特征。

技术领域

本发明是关于半导体结构及其形成方法，特别是关于其内包含有凹槽及凸部的外延层的半导体结构及其形成方法。

背景技术

由于沟槽式金属氧化物半导体场效晶体管(trench MOSFET)中存在沟槽结构，而使其具有较小的元件间距(device pitch)与较低的栅漏极电容(C_gd)，因此能够有效降低导通电阻(R_{ds_on})且降低开关损耗(switching loss)。然而，随着使用者需求的提升，晶体管被期望具有更小的尺寸、更快的响应速度及更低的开关损耗。如果需要缩小晶体管的尺寸，通常需要相应缩小沟槽的宽度。即使如此，栅漏极电荷(Q_gd)或栅漏极电容仍无法有效地变小，致使开关速度没有显著的改善。

因此，目前发展出了遮蔽栅极沟槽式(shielded gate trench，SGT)MOSFET。SGT-MOSFET内设置有作为遮蔽电极(shield electrode)的源极电极，也就是在其内设置有源极遮蔽(source shielded)结构。因此，SGT-MOSFET能够基于电荷平衡技术，来获得更低的导通电阻与更优良的开关性能。

惟，虽然现存的半导体结构及其形成方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于进一步加工后可做为SGT-MOSFET的半导体结构及其形成方法仍有一些问题需要克服。

发明内容

鉴于上述问题，本发明藉由进一步设置作为遮蔽电极的漏极电极，也就是进一步设置有漏极遮蔽(drain shielded)结构，以使半导体结构中的电场与电荷更加均匀，来获得更优良的电性特征。

根据一些实施例，提供半导体结构的形成方法。半导体结构的形成方法包含：在基板上依序形成外延层及半导体层。在半导体层上形成图案化硬遮罩层。图案化硬遮罩层包含至少二开口。使用图案化硬遮罩层作为刻蚀遮罩，并刻蚀半导体层，以移除至少二开口下方的半导体层。移除介于至少二开口之间的图案化硬遮罩层。使用图案化硬遮罩层的剩余部分作为刻蚀遮罩，并刻蚀半导体层及外延层，以使外延层具有凹槽及凸部。凸部位于凹槽的底表面上且在介于至少二开口之间的图案化硬遮罩层的下方。移除图案化硬遮罩层的剩余部分。在半导体层及外延层上形成具有第一沟槽的第一介电层。

根据一些实施例，提供半导体结构。半导体结构包含：基板、外延层、半导体层、介电层、源极及栅极。基板具有第一导电型态。外延层具有第一导电型态，设置于基板上，包含凹槽及设置于凹槽的底表面上的凸部。半导体层具有不同于第一导电型态的第二导电型态，设置于外延层上，且不设置于凹槽上。介电层设置于外延层及半导体层上，且具有对应于凸部的形状。源极设置于介电层上。栅极设置于介电层上。

本发明的半导体结构可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

藉由以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。

图1至图18是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图；