[发明专利]半导体结构及其形成方法

说明书

本发明公开一种半导体结构，包括：第一半导体叠层和第二半导体叠层，该第一半导体叠层和该第二半导体叠层中的每一个包括：沟道层，位于该基板上方且在第三方向上彼此间隔开，其中该第三方向垂直于该第一方向和该第二方向；以及栅极结构，包括：在对应的该沟道层周围形成的栅极介电层；以及形成在该栅极介电层上以围绕该沟道层的栅电极，其中，该第一半导体叠层中的沟道层的数量与该第二半导体叠层中的沟道层的数量不同。本发明有选择地减少低功率器件的沟道层数以减小泄漏电流，从而改善器件的电性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

近年来，先进集成电路(integrated circuit，IC)器件已变得越来越多功能，并且尺寸缩小了。尽管按比例缩小的制程通常会提高生产效率并降低相关成本，但它也增加了处理和制造IC器件的复杂性。例如，已经引入了鳍式场效应晶体管(Fin Field-EffectTransistor，FinFET)来替代平面晶体管。在这些FinFET中，已开发出了诸如纳米片(nanosheet)或纳米线(nanowire)金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)之类的全方位栅极(gate-all-around，GAA)结构，以具有出色的电气特性，例如，与当前的FinFET技术相比具有更好的功率性能和面积缩放比例。

尽管包括纳米片或纳米线晶体管的现有半导体结构及其形成方法已经足够用于其预期目的，但是它们在所有方面都不是完全令人满意的。例如，在包括纳米片或纳米线晶体管的半导体结构中，基板上方的每个半导体堆叠包括基板上方相同数量的沟道层。然而，不利的是，用于形成低功率器件的半导体叠层包括与用于形成高功率器件的半导体叠层一样多的沟道层。在半导体叠层中构造的用于形成低功率器件的太多沟道层会在器件工作时导致大量的泄漏电流。因此，关于在半导体集成电路和技术中包括纳米片或纳米线晶体管的半导体结构，仍然需要克服一些问题。

发明内容

有鉴于此，本发明提供一种半导体结构，以解决上述问题。

根据本发明的第一方面，公开一种半导体结构，包括：

第一半导体叠层和第二半导体叠层，分别形成在基板的第一区域和第二区域上，其中该第一半导体叠层和该第二半导体叠层在第一方向上延伸并且在与该第一方向不同的第二方向上彼此间隔开，

该第一半导体叠层和该第二半导体叠层中的每一个包括：沟道层，位于该基板上方且在第三方向上彼此间隔开，其中该第三方向垂直于该第一方向和该第二方向；以及栅极结构，包括：在对应的该沟道层周围形成的栅极介电层；以及形成在该栅极介电层上以围绕该沟道层的栅电极，

其中，该第一半导体叠层中的沟道层的数量与该第二半导体叠层中的沟道层的数量不同。

根据本发明的第二方面，公开一种半导体结构的形成方法，包括：

提供一种结构，包括：鳍结构，在基板上，其中该鳍结构包括在该鳍结构内交替堆叠的沟道层和牺牲层；牺牲栅极结构，在该鳍结构的上方；源极/漏极部件，在该牺牲栅极结构的相对侧上，其中，该源极/漏极部件与该鳍结构中的该沟道层相邻；以及层间介电层，在该基板的上方，覆盖该源极/漏极部件并暴露出该牺牲栅极结构；

去除该牺牲栅极结构；

去除该鳍结构中的该牺牲层，以暴露该鳍结构中的该沟道层；

去除一部分暴露的沟道层；以及

在暴露的该沟道层的其余部分的周围形成栅极结构。

根据本发明的第三方面，公开一种半导体结构，包括：