[发明专利]存储器件及其形成方法

说明书

提供了一种存储器件及其形成方法。该存储器件包括位于衬底上的第一层和位于第一层上的第二层。第一层包括第一层堆叠件；穿过第一层堆叠件的第一栅电极；第一层堆叠件和第一栅电极之间的第一沟道层；以及第一沟道层和第一栅电极之间的第一铁电层。第二层包括第二层堆叠件；穿过第二层堆叠件的第二栅电极；第二层堆叠件和第二栅电极之间的第二沟道层；以及第二沟道层和第二栅电极之间的第二铁电层。

技术领域

本申请的实施涉及存储器件及其形成方法。

背景技术

半导体集成电路(IC)行业经历了指数式增长。IC材料和设计的技术进步已生产出几代集成电路，其每一代都比上一代更小、更复杂。在IC的发展过程中，功能密度(即每个芯片区互连器件的数量)普遍增加，而其几何尺寸(即使用制造工艺中可制造的最小元件(或线路))则在减小。这种按比例缩小工艺通常带来提高生产效率和降低相关成本的好处。

这种按比例缩小还增加了处理和制造IC的复杂性，为实现这些优势，在IC加工和制造方面需要进行相似的发展。例如，已经引入了三维(3D) 存储器件，例如3D或非(NOR)型存储器来代替平面存储器件。然而， 3D存储器件并非在所有方面都完全令人满意，出现了应该解决的其他问题。

发明内容

本申请的一些实施例提供了一种存储器件，包括：第一层，设置在衬底上，其中，所述第一层包括：第一层堆叠件；第一栅电极，穿过所述第一层堆叠件；第一沟道层，设置在所述第一层堆叠件和所述第一栅电极之间；以及第一铁电层，设置在所述第一沟道层和所述第一栅电极之间；以及第二层，设置在所述第一层上，其中，所述第二层包括：第二层堆叠件；第二栅电极，穿过所述第二层堆叠件；第二沟道层，设置在所述第二层堆叠件和所述第二栅电极之间；以及第二铁电层，设置在所述第二沟道层和所述第二栅电极之间。

本申请的另一些实施例提供了一种形成存储器件的方法，包括：在衬底上形成第一层堆叠件，其中，所述第一层堆叠件包括依次堆叠的第一介电层、第一导电层、第二介电层和第二导电层；在所述第一层堆叠件中形成第一开口以穿过所述第一层堆叠件；在所述第一开口中形成第一栅极结构；去除所述第二导电层的部分和所述第二介电层的部分，以暴露所述第一导电层的部分，从而形成阶梯形区域；在所述第一层堆叠件上形成第二层堆叠件，其中，所述第二层堆叠件包括依次堆叠的第三导电层、第三介电层、第四导电层和第四介电层；在所述第一层堆叠件和所述第二层堆叠件之间的所述阶梯形区域中分别形成第一电路径和第二电路径，其中，所述第一电路径电连接到所述第一导电层和所述第四导电层，并且所述第二电路径电连接到所述第二导电层和所述第三导电层；在所述第二层堆叠件中形成第二开口以穿过所述第二层堆叠件；以及在所述第二层堆叠件中形成第二栅极结构，其中，所述第二栅极结构和所述第一栅极结构彼此电独立。

本申请的又一些实施例提供了一种存储器件，包括：层堆叠件，设置在衬底上，其中，所述层堆叠件包括依次堆叠的第一介电层、第一源极/漏极(S/D)层、第二介电层和第二源极/漏极层；第一导电柱，穿过所述层堆叠件；第一铁电层，包裹所述第一导电柱；以及第一沟道层，设置在所述层堆叠件和所述第一铁电层之间，其中，所述第一铁电层与所述第一沟道层和所述第一导电柱接触。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图6A是根据第一实施例的形成三维(3D)存储器件的方法的截面图。

图6B是沿着图6A的横截面I-I’的平面图。

图7A是根据第二实施例的3D存储器件的截面图。

图7B是沿着图7A的截面II-II’的平面图。

图8是根据第三实施例的3D存储器件的截面图。

图9是根据第四实施例的3D存储器件的截面图。