[发明专利]具有边缘支撑件的经薄化半导体芯片

说明书

本申请案涉及一种具有边缘支撑件的经薄化半导体芯片。揭示一种装置电阻得以减小的半导体装置。所述半导体装置包括半导体芯片，其中所述芯片的安置有电路元件的中心部分处的芯片厚度是均匀的且不同于在远离所述电路元件的芯片侧面附近的芯片厚度。

技术领域

本申请案涉及具有边缘支撑件的经薄化半导体芯片。

背景技术

半导体装置的演变趋势是薄芯片。一个原因是例如手机及平板TV等最终产品的薄化。此外，薄芯片在至少两个方面表现更好：随着芯片变薄，散热更好且装置电阻减小而使得功耗更低。例如硅等半导体材料具有有限的电阻率。流过半导体材料的电将电力转换成热量而不是功且通常是不期望的。

减小装置电阻的一种方式是利用更薄的芯片来构造装置。集成电路(IC)构造在具有特定厚度的半导体晶片中以在物理上支撑晶片中的电路元件。在前段工艺完成之后，将晶片移动到后段工艺，所述后段工艺通常包含背面研磨步骤以减小晶片厚度，然后在从晶片切下个别芯片并进行封装。目前，最先进的晶片薄化技术是TAIKO薄化工艺，TAIKO薄化工艺是经改进的背面研磨工艺，其研磨晶片的中间部分且在晶片周围留下3mm的边缘。在制造环境中，taiko薄化工艺可将半导体晶片薄化到约50μm；实验报告已报告已达到40μm。taiko薄化的缺点是装备成本高且在从晶片切下薄且易碎的芯片之后难以处置所述个别薄且易碎的芯片。

其他所提出方法是减小芯片电阻，包含在晶片的背侧上产生凹槽、通孔、凹点、腔及凹形部分与凸形部分的栅格图案以稍后填充上金属或其他导电材料。希望通过从背侧选择性地挖除半导体材料来减小晶片质量且因此按比例减小总电阻。目前为止，现实产品中尚未实现此模型。

发明内容

本发明的发明者已从其自己的实验工作中发现，即使当通过向下挖除到100μm的深度以形成各种孔图案及相交沟槽栅格来使硅晶片失去接近20％的背侧面积，装置电阻仍不会明显降低。一个可能原因是模型没有充分地考虑复杂且不均的芯片形貌因此对电流造成的有害影响。电流中的湍流导致局部电流密度更高且欧姆热量更高并且电力损耗更高。且在高频率切换应用中，添加厚度超过信号的趋肤深度的金属层不会明显地使总电阻减小。

发明者也发现在正常操作期间，在芯片的安置有电路元件的中心部分之外流动的电流非常少，且芯片的中心部分之外的外围区域对总装置电阻的影响很小。因此，发明者力图产生如下一种芯片：在结构上在芯片的外围处较厚以增强芯片的机械强度，且在电路元件附近更薄且更平坦以使电流流动相对畅通。在薄且平坦的部分超过芯片面积的60％的情况下，已达成超过50％的装置电阻减小。因此，本发明的另一方面是通过在芯片的外围处设置壁结构以不阻碍中心部分附近的电流流动来完全实现芯片电阻减小。

本发明可有益地适用于半导体装置及IC的许多群组。确切来说，沟槽式MOSFET可受益，原因在于在沟槽式MOSFET中主电流流动路径穿过芯片的厚度。

可受益于本发明的另一装置类别包含其中沟槽式MOSFET被连接且电流在同一芯片表面(例如，芯片顶部表面)上进入及离开芯片的电路。一个实例是其中两个沟槽式MOSFET串联连接的电路。在此类装置中，背侧金属层连接两个MOSFET，因此电流穿过薄芯片两次。

即使在其中电流流动通常平行于顶部表面的最传统IC中，具有平坦背侧而所述平坦背侧具有背侧金属层的薄芯片将提供有利电流路径(特别是通过所述背侧金属层)，以减小装置电阻及电力耗散。

本发明的另一方面是使用模制化合物(例如环氧树脂)囊封半导体芯片以进一步增强装置封装完整性的工艺。在晶片已完成前段工艺之后，囊封工艺开始将晶片的背侧研磨到适合厚度。在研磨之后，将描绘封围每一裸片的中心部分的壁结构的光致抗蚀剂图案施加到晶片的背侧。然后，例如通过等离子体蚀刻移除壁结构内的区域中的半导体材料。目前，发明者可通常从前芯片表面对其中芯片的中心部分为约25μm的硅晶片进行蚀刻，还涵盖更薄的芯片。