[发明专利]半导体存储装置以及读出方法

说明书

本发明提供一种能够实现读出动作时的ECC处理时间的缩短的半导体存储装置与读出方法。本发明的快闪存储器包括：存储胞元阵列；页面缓冲器/读出电路，保持从存储胞元阵列的选择页面读出的数据；错误检测纠正电路，从页面缓冲器/读出电路接收数据，并保持所述数据的错误位置信息；输出电路，基于列地址来从页面缓冲器/读出电路选择数据，并将所选择的数据输出至数据总线；以及错误纠正部件，基于错误位置信息来纠正数据总线的数据。

技术领域

本发明涉及一种与非NAND型快闪存储器等半导体存储装置与读出方法，尤其涉及读出时的错误检测/纠正。

背景技术

在搭载有与外部时钟信号同步地输入/输出数据的串行外设接口(SerialPeripheral Interface，SPI)的NAND型快闪存储器中，有的具备连续读出页面的功能。在页面的连续读出时，在将从存储胞元阵列的选择页面读出的数据保持在页面缓冲器/读出电路的其中一个锁存器的期间，能够输出保持在另一个锁存电路中的前页面的读出数据，例如专利文献1(日本专利5323170号公报)、专利文献2(日本专利5667143号公报)、专利文献3(美国专利申请US2014/0104947A1)。

发明内容

NAND型快闪存储器中，由于反复进行数据的编程或擦除，会因隧穿绝缘膜的劣化等而导致电荷保持特性发生恶化，或者因被隧穿绝缘膜捕获的电荷而产生阈值变动，引起位错误。作为此种位错误的对策，搭载有错误检测纠正(Error Correcting Code，ECC)电路。

图1表示以往的搭载芯片上ECC功能的NAND型快闪存储器的概略结构。快闪存储器10包括存储胞元阵列20、页面缓冲器/读出电路30、错误检测纠正电路(以下称作ECC电路)40以及输入/输出电路50。ECC电路40包括传输电路42、ECC核心44、错误寄存器46及写入电路48。

在读出动作中，将从存储胞元阵列20的选择页面读出的数据保持在页面缓冲器/读出电路30，并将保持在页面缓冲器/读出电路30的以字节(byte)为单位的数据经由传输电路42而传输至ECC核心44。ECC核心44进行所传输的数据的ECC运算，将由此运算获得的错误信息保持在错误寄存器46。写入电路48基于保持在错误寄存器46的错误信息，将经纠正的数据写回页面缓冲器/读出电路30。在一页面的ECC处理结束后，依据列地址将保持在页面缓冲器/读出电路30的数据读出到数据总线60，并将所读出的数据提供给外部输入/输出电路50。输入/输出电路50从未图示的输入/输出端子输出读出数据。

图2A、图2B表示进行页面的连续读出时的时间图。页面缓冲器/读出电路30包括两个锁存器L1、L2(一个锁存器保持例如2KB的页面数据)，锁存器L1、锁存器L2分别包含第一高速缓冲存储器(cache)C0及第二高速缓冲存储器C1(一个高速缓冲存储器例如为1KB)。由锁存器L1的第一高速缓冲存储器C0及第二高速缓冲存储器C1所保持的数据被分别独立地传输给锁存器L2的第一高速缓冲存储器C0及第二高速缓冲存储器C1。

一开始，进行页面0的阵列读出，将页面0的数据保持在锁存器L1的第一高速缓冲存储器C0及第二高速缓冲存储器C1(P0C0、P0C1)。接下来，将锁存器L1的第一高速缓冲存储器C0及第二高速缓冲存储器C1的数据传输至锁存器L2的第一高速缓冲存储器C0及第二高速缓冲存储器C1，由ECC核心42来对第一高速缓冲存储器C0及第二高速缓冲存储器C1的数据进行ECC处理。若检测到错误，则写入电路48依据保持在错误寄存器46中的错误信息，将经纠正的数据写入至锁存器L2的第一高速缓冲存储器C0、第二高速缓冲存储器C1。