[发明专利]位线控制器、页缓冲器和具有页缓冲器的半导体存储器装置

说明书

本申请公开了位线控制器、页缓冲器和具有页缓冲器的半导体存储器装置。本技术涉及一种页缓冲器以及具有该页缓冲器的半导体存储器装置。该页缓冲器包括：位线控制器，其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括连接在位线和公共感测节点之间的第一晶体管以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且第二晶体管是PMOS晶体管。

技术领域

本公开涉及电子装置，更具体地，涉及一种页缓冲器以及包括该页缓冲器的半导体存储器装置。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置被大致分类为易失性存储器装置或非易失性存储器装置。

易失性存储器装置是当电源被切断时丢失所存储的数据的存储器装置。易失性存储器装置的示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使电源被切断也维持所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存大致分为NOR型和NAND型。

发明内容

基于本公开的实施方式的页缓冲器包括：位线控制器，其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括连接在位线和公共感测节点之间的第一晶体管以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且第二晶体管是PMOS晶体管。

基于本公开的实施方式的页缓冲器包括：位线控制器，其连接到位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括：连接在位线和公共感测节点之间的第一晶体管；以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且第一晶体管的漏极和第二晶体管的漏极连接到公共感测节点。

基于本公开的实施方式的半导体存储器装置包括：多个页缓冲器，其分别连接到多条位线并且被配置为基于位线的电流电平来执行感测操作。所述多个页缓冲器中的每一个包括：位线控制器，其连接到所述多条位线当中的一条位线并且被配置为在感测操作期间基于位线的电流电平来控制感测节点的电位电平；以及主锁存器，其被配置为基于感测节点的电位来锁存数据。位线控制器包括：连接在所述一条位线和公共感测节点之间的NMOS晶体管；以及连接在电源电压端子和公共感测节点之间的PMOS晶体管。

基于本公开的实施方式的位线控制器包括：连接在位线和公共感测节点之间的第一晶体管；以及连接在电源电压端子和公共感测节点之间的第二晶体管，并且其中，第二晶体管是PMOS晶体管。

附图说明

图1是示出具有根据本公开的实施方式的存储器装置的存储器系统的框图。

图2是示出包括在图1的存储器装置中的半导体存储器装置的图。

图3是示出三维存储块的图。

图4是用于具体地描述图3所示的存储块之一的电路图。

图5是示出图4所示的存储器串的电路图。

图6是示出页缓冲器的电路图。

图7是示出根据本公开的实施方式的页缓冲器的电路图。

图8是示出存储器系统的另一实施方式的图。

图9是示出存储器系统的另一实施方式的图。