[发明专利]互连结构及其制造方法

说明书

本文公开了沿接触蚀刻停止层(CESL)和互连件之间的界面表现出减少的铜空位累积的互连结构以及制造方法。方法包括：在介电层中形成铜互连件；以及在铜互连件和介电层上方沉积金属氮化物CESL。金属氮化物CESL和铜互连件之间的界面具有第一表面氮浓度、第一氮浓度和/或第一数量的氮‑氮结合。实施氮等离子体处理以修改金属氮化物CESL和铜互连件之间的界面。氮等离子体处理将第一表面氮浓度增大至第二表面氮浓度，将第一氮浓度增大至第二氮浓度和/或将第一数量的氮‑氮结合增大至第二数量的氮‑氮结合，它们的每个可以最小化界面处铜空位的累积。

技术领域

本申请的实施例涉及互连结构及其制造方法。

背景技术

集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连IC器件的数量)普遍增加，而几何尺寸(即，IC部件和/或这些IC部件之间的间隔的尺寸和/或大小)已经减小。通常，按比例缩小仅由光刻技术以不断减小的几何尺寸限定IC的能力的限制。但是，随着实施减小的几何尺寸以实现具有更快工作速度的IC(例如，通过减小电信号传播的距离)，电阻电容(RC)延迟已经成为显著的挑战，从而抵消了按比例缩小和限制IC进一步按比例缩小所获得的一些优势。RC延迟通常表示电阻(R)(即，材料对电流流动的反作用)和电容(C)(即，材料的存储电荷能力)的乘积导致通过IC的电信号速度的延迟。因此，期望减小电阻和电容，以减小RC延迟并且优化按比例缩小的IC的性能。物理和/或电连接IC的IC组件和/或IC部件的IC互连件在它们对RC延迟的影响上尤其成问题。可以减小互连对RC延迟影响的互连解决方案带来了新的挑战。例如，改善的互连结构有时不能充分防止金属从互连件扩散至周围的介电材料中，这导致在互连件中形成不期望的空隙，从而降低IC性能。因此，需要改善IC的互连件和/或制造互连件的方法。

发明内容

本申请的一些实施例提供了一种集成电路器件的多层互连部件的互连结构，所述互连结构包括：第一层间介电(ILD)层；第二层间介电层，设置在所述第一层间介电层上方；第一铜互连件，设置在所述第一层间介电层中；第二铜互连件，设置在所述第二层间介电层中；以及氮化铝接触蚀刻停止层(CESL)，设置在所述第一铜互连件的部分和所述第二层间介电层之间以及所述第一层间介电层和所述第二层间介电层之间，其中，所述第二铜互连件延伸穿过所述氮化铝接触蚀刻停止层以物理接触所述第一铜互连件，并且进一步其中，所述氮化铝接触蚀刻停止层和所述第一铜互连件之间的界面处的表面氮浓度大于或等于约20at％。

本申请的另一些实施例提供了一种集成电路器件的多层互连部件的互连结构，所述互连结构包括：第一互连件，设置在介电层中，其中，所述第一互连件具有：铜主体层，第一金属氮化物层，设置为沿所述铜主体层的侧壁，其中，所述第一金属氮化物层设置在所述铜主体层和所述介电层之间，第二金属氮化物层，设置为沿所述铜主体层的顶部，其中，所述第一金属氮化物层包括第一金属，并且所述第二金属氮化物层包括第二金属，以及第三金属氮化物层，设置在所述第二金属氮化物层上方，其中，所述第三金属氮化物层包括第三金属，其中，所述第三金属、所述第二金属以及所述第一金属不同；以及第二互连件，设置在所述介电层中并且穿过所述第三金属氮化物层延伸至所述第一互连件。

本申请的又一些实施例提供了一种制造互连结构的方法，包括：在层间介电(ILD)层中形成铜互连件；在所述铜互连件和所述层间介电层上方沉积金属氮化物接触蚀刻停止层(CESL)，其中，所述金属氮化物接触蚀刻停止层和所述铜互连件之间的界面区域具有第一表面氮浓度；以及实施氮等离子体处理以修改所述金属氮化物接触蚀刻停止层和所述铜互连件之间的界面区域，其中，所述氮等离子体处理将所述第一表面氮浓度增大至最小化界面区域中铜空位的累积的第二表面氮浓度。

附图说明

当结合附图实施阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。