[发明专利]三维半导体存储器件

说明书

三维半导体存储器件可以包括：水平结构，可以位于衬底的上表面上，并且可以包括顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；堆叠结构，包括堆叠在所述水平结构上的电极；垂直图案，延伸穿过所述电极并且连接到所述第一水平图案；和分隔结构，与所述堆叠结构和所述水平结构相交并且突出到所述衬底的所述上表面中。最下面的电极可以具有彼此面对的第一内侧壁，所述分隔结构介于所述第一内侧壁之间。所述第二水平图案可以具有彼此面对的第二内侧壁，所述分隔结构介于所述第二内侧壁之间。所述第一内侧壁之间的在所述第一方向上的最大距离可以小于所述第二内侧壁之间的在所述第一方向上的最大距离。

相关申请的交叉引用

本专利申请要求于2020年3月18日在韩国知识产权局提交的韩国专利申请No.10-2020-0033416的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明构思的实施例涉及三维(3D)半导体存储器件，并且更具体地，涉及具有改善的可靠性和集成密度的3D半导体存储器件。

背景技术

半导体器件已经高度集成以提供出色的性能和低的制造成本。半导体器件的集成密度可以直接影响半导体器件的成本，从而增加了对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积来确定。因此，2D或平面半导体器件的集成密度会受到形成精细图案的技术的影响。然而，由于可能使用价格高昂的设备来形成精细图案，因此2D半导体器件的集成密度的增加可能受到限制。因此，已经研发了三维(3D)半导体存储器件以克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。

发明内容

本发明构思的实施例可以提供能够改善可靠性和集成密度的三维(3D)半导体存储器件。

根据本发明构思的一些实施例，3D半导体存储器件可以包括：水平结构，所述水平结构可以位于衬底的上表面上，并且可以包括可以在垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；堆叠结构，所述堆叠结构包括在所述垂直方向上堆叠在所述水平结构上的多个电极；垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；和分隔结构，所述分隔结构与所述堆叠结构和所述水平结构相交并且突出到所述衬底的所述上表面中。所述多个电极中的最下面的电极可以具有可以彼此面对并且可以在第一方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间，并且所述第二水平图案可以具有可以彼此面对并且可以在所述第一方向上彼此间隔开的第二内侧壁，所述分隔结构介于所述第二内侧壁之间。所述第一内侧壁之间的在所述第一方向上的最大距离可以小于所述第二内侧壁之间的在所述第一方向上的最大距离。

根据本发明构思的一些实施例，3D半导体存储器件可以包括：衬底，所述衬底包括位于其上表面中的凹部；堆叠结构，所述堆叠结构包括在垂直方向上堆叠在所述衬底的所述上表面上的多个电极；水平结构，所述水平结构可以位于所述堆叠结构与所述衬底之间，并且可以包括可以在所述垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；和分隔结构，所述分隔结构在平行于所述衬底的所述上表面的第一方向上与所述堆叠结构和所述水平结构相交。所述分隔结构的一部分可以位于所述衬底的所述凹部中。所述第一水平图案可以具有可以彼此面对并且可以在可以垂直于所述第一方向的第二方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间。所述凹部在所述第二方向上的最大宽度可以大于所述第一内侧壁之间的在所述第二方向上的最大距离。