[发明专利]形成半导体元件的方法及其集成电路

说明书

一种形成半导体元件的方法及其集成电路，提供形成线端延伸区域的方法以及具有线端延伸区域的元件。在一些实施方式中，一种方法包括在硬光罩层的第一区域上形成图案化光阻。在硬光罩层中形成线端延伸区域。线端延伸区域自硬光罩层的第一区域的末端侧向向外延伸。可通过改变硬光罩层在线端延伸区域的物理性质而形成线端延伸区域。

技术领域

本揭示内容的一些实施方式涉及形成半导体元件的方法及其集成电路。

背景技术

半导体集成电路(IC,Integrated Circuit)在制造上的推进，已达到效能密度(亦即，每晶片区域的互连元件数目)提升，以及几何尺寸(亦即，可使用制造制程生产的最小部件(或线))缩小。提升效能密度同时缩小几何尺寸，通常通过增加生产效率以及降低关联成本提供益处。然而，就元件或部件的尺寸及密度的推进，亦伴随着这些IC元件设计及制造的复杂度提升。

例如，缩减半导体基板上所限定及形成的IC特征的尺寸及间间隔，通常包括使用多个不同的光刻遮罩，并且执行切割制程，以得到IC中所利用的图案化特征。

发明内容

本揭示内容的一些实施方式提供形成半导体元件的方法，包括：在硬光罩层的第一区域上形成图案化光阻。在硬光罩层中形成线端延伸区域。线端延伸区域自硬光罩层的第一区域的末端侧向向外延伸。形成线端延伸区包括改变硬光罩层在线端延伸区域中的物理性质。

本揭示内容的另一些实施方式提供形成半导体元件的方法，包括：在目标层上形成硬光罩层，目标层设置于基板与硬光罩层之间。在硬光罩层的多个第一区域上形成图案化光阻。通过以多个离子束辐射硬光罩层，自第一区域的末端向外延伸形成多个线端延伸区域，离子束中的每一者相对于与硬光罩层正交的方向具有非零离子束角度，图案化光阻阻断离子束中的至少一部分达到该些线端延伸区域。移除图案化光阻。通过移除硬光罩层中第一区域及线端延伸区域外部的部分，以暴露该目标层的部分；以及通过移除目标层暴露的部分，以在目标层中形成图案化特征。

本揭示内容的再一些实施方式提供集成电路，包括：基板以及基板上的多个图案化特征。图案化特征中的每一者由相同材料形成，其中图案化特征中的第一图案化特征的末端与图案化特征中的第二图案化特征的末端之间的距离小于25纳米。

附图说明

当结合附图阅读时，根据以下详细描述可更好地理解本揭示内容的态样。应注意，根据工业标准实务，多种特征未按比例绘制。事实上，为论述清楚，可任意地增加或缩小各特征的尺寸。

图1至图8是根据本揭示内容的一些实施方式，所绘示的制造集成电路的方法的示意图；

图9是根据本揭示内容的一些实施方式，所绘示的经过修改图1至图8所描述的方法，所形成的图案化特征的示意图；

图10是根据本揭示内容的一些实施方式，所绘示的一元件的俯视图。

【符号说明】

10:基板

12:目标层

14:硬光罩层

16:光阻

20:离子

22:方向

31:第一区域

32:第二区域

33:非撞击区域

42:第一蚀刻气体

52:第二蚀刻气体

112:图案化特征

201:第一部分

202:第二部分

212:图案化特征